Forum: FPGA, VHDL & Co. ABEL --> VHDL


von Unterlugauer Ferdl (Gast)


Lesenswert?

Kann mir jemand helfen, dieses Beispiel von ABEL nach VHDL zu
übersetzen?

Beispiel: http://home.arcor.de/asterix.der.gallier/abel.png

Danke, Ferdl

von FPGA-User (Gast)


Lesenswert?

entity vergleich is
   port (
      eina : in std_logic_vector(3 downto 0);
      einb : in std_logic_vector(3 downto 0);
      groesser : out std_logic;
      gleich   : out std_logic;
      kleiner  : out std_logic
   );
end;

architecture behave of vergleich is

begin
   groesser <= '1' when eina > einb else '0';
   gleich   <= '1' when eina = einb else '0';
   kleiner  <= '1' when eina < einb else '0',
end;



Das müsste so ungefähr hinkommen (ohne es compiliert zu haben)

Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.