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Forum: FPGA, VHDL & Co. Zwischenspeicher mit 2 FSM oder doch FIFO o.ä....?!?


Autor: Tom (Gast)
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Hallo zusammen,

ich hätte da nochmals ein Problem, weswegen ich für Anregungen und Tips
aus dem Forum sehr dankbar bin, da ich seit knapp 2 Tagen irgendwie
nicht mehr so richtig durchblicke...!!

Im eigentlichen Sinne bräuchte ich eine Art Zwischenspeicher, auf
dessen Eingangsport mit jeweils einem Takt ein Datenframe eingelesen
wird, auf einen zweiten Datenframe gewartet wird und beide dann zu
einem Ausgangsdatenframe verkettet werden. Am Ausgangsport werden die
Daten vom MSB des ersten Datenframes an nach einem Freigabetakt
seriell mit einer Clock ausgelesen , während am Eingang wieder ein
neues 1.Datenwort ansteht....

Meine erste Idee wäre eine Realisierung mit zwei Statemachines. Die
erste SM verpackt die 2 DW zusammen zu dem Ausgangsframe (2 Zustände,
die mit der Einlesefreigabe (Takt) arbeitet), während die 2 SM die
Daten nach einem Freigabetakt mit einer bestimmten Clock seriell
ausliest....

Meine Frage an das Forum ist jetzt, ob das eine sinnvolle Realisierung
ist, oder ob es bessere Lösungsansätze gibt?!?

Gruß
Tom

Autor: ope (Gast)
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ein nachladbarer Zähler wäre auch eine Möglichkeit.

Viele Grüße
Olaf

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