VHDL oder Verilog

[Martin (Gast)]

Hallo Leute!

Da ich gerade dabei bin mich auf dem Gebiet FPGA einzuarbeiten, wollte
ich fragen, welches Sprache sinnvoller oder zukunftsorientierter ist
(VHDL oder Verilog).

Ich ist momentan für mich noch relativ egal, welche Sprache, da ich ja
noch am Anfang stehe, wobei ich das gefühl habe, dass Verilog für mich
wesentlich verständlicher, einfacher und kürzer zu formulieren ist und
auch für mich besser lesbar. Wahrscheinlich deshalb, weil ich vorher in
C programmiert habe.

Was ratet ihr mir.

Danke
Tschüss Martin

[Thomas Pototschnig (Gast)]

Das ist eigentlich Geschmackssache. Aber bei uns hier in Europa ist VHDL
weiter verbreitet, bei den Amerikanern ist es Verilog.

Bei uns an der Uni haben wir auch VHDL gemacht, deswegen musste ich
mich nicht entscheiden.

Man kann aber wirklich nicht sagen, was besser ist. Die beiden Sachen
sind gleichwertig.

Mfg
Thomas Pototschnig

[T.M. (Gast)]

Bei VHDL können dir in den Breiten hier sicher mehr Leute helfen und
Tips geben, wenns mal irgendwo hapert. Dafür ist viel Literatur, die
meiste zu dem Thema kommt nun mal aus den USA, mehr auf Verilog aus,
aber die Modelle kann man immer in die jeweilige andere Sprache
konvertieren, wenn man verstanden hat, worum es geht...