Zuweisungen in Testbench - Simulation startet nicht

[Guenther (Gast)]

Hallo,

ich bräuchte mal wieder eure Hilfe.
Ich habe hier eine entity geschrieben, die mir die Eingangssignale 
miteinander verknüpft und auf vier Kanälen wieder ausgibt. Das ganze 
habe ich in der Simulation getestet und es funktioniert auch soweit. 
Allerdings habe ich in der Simulation bisher mit "Force clock" und 
"Force constant" gearbeitet. Also wollte ich eine Testbench schreiben.
Nun bricht diese Testbench aber schon beim Start ab. Als Fehler bekomme 
ich nur
"ERROR: [USF-XSim-62] 'compile' step failed with error(s).
ERROR: [Vivado 12-4473] Detected error while running simulation. Please 
correct the issue and retry this operation.
ERROR: [Common 17-39] 'launch_simulation' failed due to earlier errors."

Anbei die Testbench:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--use IEEE.NUMERIC_STD.ALL;

-- Uncomment the following library declaration if instantiating
-- any Xilinx leaf cells in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity Data_Gen_tb is
--  Port ( );
end Data_Gen_tb;

architecture Behavioral of Data_Gen_tb is
    component DataGen is
    Port ( CLK      : in STD_LOGIC;
           HSYNC    : in STD_LOGIC;
           VSYNC    : in STD_LOGIC;
           DATA_EN  : in STD_LOGIC;
           LOAD     : in STD_LOGIC;
           RGB_DATA : in STD_LOGIC_VECTOR (24 downto 0);
           CHANNEL1 : out STD_LOGIC_VECTOR (6 downto 0) := (others => '0');
           CHANNEL2 : out STD_LOGIC_VECTOR (6 downto 0) := (others => '0');
           CHANNEL3 : out STD_LOGIC_VECTOR (6 downto 0) := (others => '0');
           CHANNEL4 : out STD_LOGIC_VECTOR (6 downto 0) := (others => '0'));           
    end component;
    
    -- inputs
    signal CLK, HSYNC, VSYNC, DATA_EN, LOAD : STD_LOGIC := '0';
    signal RGB_DATA : STD_LOGIC_VECTOR (24 downto 0) := (others => '0');
    
    -- outputs
    signal CHANNEL1, CHANNEL2, CHANNEL3, CHANNEL4 : STD_LOGIC_VECTOR (6 downto 0) := (others => '0');
    
    constant CLK_100_PERIOD : time := 30ns;    
begin

uut : DataGen
    port map(
        CLK => CLK,
        HSYNC => HSYNC,
        VSYNC => VSYNC,
        DATA_EN => DATA_EN,
        LOAD => LOAD,
        RGB_DATA => RGB_DATA,
        CHANNEL1 => CHANNEL1,
        CHANNEL2 => CHANNEL2,
        CHANNEL3 => CHANNEL3,
        CHANNEL4 => CHANNEL4
    );

--clock process   
CLK_100 : process
begin
    CLK <= '1';
    
    wait for CLK_100_PERIOD / 2;
    
    CLK <= '0';
    
    wait for CLK_100_PERIOD / 2;   
    
end process CLK_100;    

--stimulus process
stim_proc : process
begin    
    
    data_loop:for I in 0 to 255 loop
    
        RGB_DATA <= STD_LOGIC_VECTOR(to_unsigned(I, RGB_DATA'LENGTH)); --hier scheint etwas falsch zu sein
        
        signal_loop:for J in 0 to 15 loop
            
            -- die folgenden 4 Zeilen scheinen auch falsch zu sein
            HSYNC <= (STD_LOGIC_VECTOR(to_unsigned(J, 4))(0)); 
            VSYNC <= STD_LOGIC_VECTOR(to_unsigned(J, 4))(1);
            DATA_EN <= STD_LOGIC_VECTOR(to_unsigned(J, 4))(2);
            LOAD <= STD_LOGIC_VECTOR(to_unsigned(J, 4))(3);
            
            wait for CLK_100_PERIOD;
        
        end loop signal_loop;   
    
        wait for CLK_100_PERIOD;
        
   end loop data_loop;    

end process stim_proc; 

end Behavioral;

Mit den Schleifen wollte ich erreichen, dass alle Möglichkeiten 
durchgespielt werden. Dass die erste Schleife nur bis 255 reicht, ist 
nur dem ersten Versuch und der Verkürzung der Simulationszeit 
geschuldet.
Ersetze ich bei den Zuweisungen innerhalb der Schleifen durch eine 
Zuweisung mit

 ... <= '1';

so startet die Simulation zumindest. Ich scheine also hier etwas falsch 
zu machen.

Könnt ihr mir bitte helfen?


Viele Grüße

[Klakx (Gast)]

ganz sicher, dass da nicht im log mehr steht? bei compile sollte es 
schon mehr Infos geben.
Kann den Fehler auch gerade nicht erkennen.

[Guenther (Gast)]

Hallo Klakx,
vielen Dank für den Hinweis mit dem Log.

Hier der Auszug des Logs:

INFO: [VRFC 10-163] Analyzing VHDL file 
"C:/.../sources_1/new/DataGen.vhd" into library xil_defaultlib
INFO: [VRFC 10-307] analyzing entity DataGen
INFO: [VRFC 10-163] Analyzing VHDL file 
"C:/.../sim_3/new/testbench3.vhd" into library xil_defaultlib
INFO: [VRFC 10-307] analyzing entity Data_Gen_tb
ERROR: [VRFC 10-435] cannot index the result of a type conversion 
[C:/.../sim_3/new/testbench3.vhd:80]
ERROR: [VRFC 10-435] cannot index the result of a type conversion 
[C:/.../sim_3/new/testbench3.vhd:81]
ERROR: [VRFC 10-435] cannot index the result of a type conversion 
[C:/.../sim_3/new/testbench3.vhd:82]
ERROR: [VRFC 10-435] cannot index the result of a type conversion 
[C:/.../sim_3/new/testbench3.vhd:83]
ERROR: [VRFC 10-1504] unit behavioral ignored due to previous errors 
[C:/.../sim_3/new/testbench3.vhd:18]
INFO: [VRFC 10-240] VHDL file C:/.../sim_3/new/testbench3.vhd ignored 
due to errors

Es liegt also wohl daran, dass ich nicht auf einen Index der 
Typkonvertierung zugreifen kann. Ein Versuch das ganze in einer 
variablen zu puffern und dort auf den Index zuzugreifen, scheiterte 
ebenfalls mit folgendem Fehler (aus dem Log):

ERROR: [VRFC 10-1551] variable outside of subprogram or process must be 
'shared'

Habt ihr sonst einen Tipp für mich, wie ich mein Vorhaben einigermaßen 
elegant umsetzen kann?

[Achim S. (Gast)]

Guenther schrieb:
> Ein Versuch das ganze in einer
> variablen zu puffern und dort auf den Index zuzugreifen, scheiterte
> ebenfalls mit folgendem Fehler (aus dem Log):
>
> ERROR: [VRFC 10-1551] variable outside of subprogram or process must be
> 'shared'

dann packe die Variable doch einfach in den Prozess

[Markus F. (mfro)]

Du versuchst, einen Slice/Index vom Ergebnis einer Typumwandlung zu 
bilden. Das ist nicht erlaubt (obwohl es manchmal geschickt wäre und in 
Quartus z.b. funktioniert, in ModelSim allerdings nicht).


So (mit der Zuweisung des Ergebnisses der Typumwandlung an eine 
Zwischenvariable) würd's funktionieren:

--stimulus process
stim_proc : process
    variable slv : std_logic_vector(4 downto 0);
begin    
    
    data_loop:for I in 0 to 255 loop
    
        RGB_DATA <= STD_LOGIC_VECTOR(to_unsigned(I, RGB_DATA'LENGTH)); --hier scheint etwas falsch zu sein
        
        signal_loop:for J in 0 to 15 loop            
            slv := std_logic_vector(to_unsigned(j, slv'length));
            (HSYNC, VSYNC, DATA_EN, LOAD) <= slv(0 to 3); 
            wait for CLK_100_PERIOD;
        end loop signal_loop;   
        wait for CLK_100_PERIOD;
   end loop data_loop;    
end process stim_proc;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Achim S. schrieb:
> dann packe die Variable doch einfach in den Prozess
Dort ist sie üblicherweise... ;-)

stim_proc : process
variable h : std_logic_vector(3 downto 0);
begin    
    
    data_loop:for I in 0 to 255 loop
    
        RGB_DATA <= STD_LOGIC_VECTOR(to_unsigned(I, RGB_DATA'LENGTH));
        
        signal_loop: for J in 0 to 15 loop
            h := STD_LOGIC_VECTOR(to_unsigned(J, 4));

            -- dann geht auch das...
            HSYNC   <= h(0); 
            VSYNC   <= h(1);
            DATA_EN <= h(2);
            LOAD    <= h(3);

Was sollte bei der Zeile "--hier scheint etwas falsch zu sein" nicht 
passen? Was erwartest du und was passiert stattdessen?


Markus F. schrieb:
> So (mit der Zuweisung des Ergebnisses der Typumwandlung an eine
> Zwischenvariable) würd's funktionieren:
Fast... ;-)

    variable slv : std_logic_vector(4 downto 0); -- ein Bit zu viel... ;-)

            (HSYNC, VSYNC, DATA_EN, LOAD) <= slv(0 to 3); -- falsche Reihenfolge, das wird ein leerer Vektor...

[Achim S. (Gast)]

Lothar M. schrieb:
> Dort ist sie üblicherweise... ;-)

Yup, aber der TO hat wohl versucht, sie in der architecture zu 
deklarieren (sonst käme seine Fehlermeldung nicht und die Simu hätte 
funktioniert).

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Achim S. schrieb:
> Yup, aber der TO hat wohl versucht, sie in der architecture zu
> deklarieren
Vermute ich auch, aber mit "üblicherweise" meinte ich, dass man mit den 
Stichworten "variable outside of subprogram or process must be 'shared'" 
garantiert die Fehlerursache finden könnte...

Und tatsächlich, der erste Link bei Google 
(https://www.google.de/?client=firefox-b#q=variable+outside+of+subprogram+or+process+must+be+%27shared%27) 
ist dann schon der hier, der beide Lösungsmöglichkeiten aufführt:
http://quartushelp.altera.com/14.0/mergedProjects/msgs/msgs/evrfx_vhdl_variable_must_be_shared.htm
1. die Variable entweder in den Prozess, oder
2. die Variable als "shared variable" deklarieren.
Üblich ist Lösung 1