Layout überprüfen bitte (8051)

[H-G S. (haenschen)]

Hallo,

Meint ihr dass diese 8051-Hauptplatine funktionieren wird ?

Die Daten- und Adressleitungen sind ziemlich dicht gepackt und die 
Stromversorgung ist nicht flächig  :-)

Aber es läuft nur mit 6MHz und der Bus dürfte dann etwa 1MHz haben im 
X2-Modus.

[MiWi (Gast)]

H-G S. schrieb:
> Hallo,
>
> Meint ihr dass diese 8051-Hauptplatine funktionieren wird ?
>
> Die Daten- und Adressleitungen sind ziemlich dicht gepackt und die
> Stromversorgung ist nicht flächig  :-)
>
> Aber es läuft nur mit 6MHz und der Bus dürfte dann etwa 1MHz haben im
> X2-Modus.

zuviele unnötige vias bei den Versorgungen von Eprom und RAM

Abblock-Cs irgendwo in der elektrischen Pampas, nicht dort wo sie 
benötigt werden.

ein smily zur Entschuldigung für schlechtes Layout ist so ziemlich das 
schlechteste was Dir einfallen kann...

und sonst... der Bus könnte einfacher layoutiert werden aber ohne 
Schaltplan gibts kein weiteres Feedback, die Versorgungen sind 
mangelhaft und ansonsten... naja, ich hab 1985 auch so angefangen, es 
hat funktioniert und damals gab es kein Internet durch das Hilfe möglich 
wurde.

Mit anderen Worten: Es wird schon funktionieren, irgendwie und meistens. 
Und wenn nicht wirst Du halt 40€ für Platine, Bauteile und Zeit in den 
Sand gesetzt haben und daran was gelernt haben.

Viel Glück

MiWi

[Wolfgang (Gast)]

Muss die Platine so groß werden?

Das kostet doch alles Geld.
Mehr mit Schaltplan ...

[Tilo R. (joey5337)]

Eine Vorzugsrichtung beim layouten ist hilfreich, dann kommst du 
vermutlich mit der Hälfte der Vias aus. Die brauchen ja auch Platz...

Gerade am linken EEprom und dem SRAM sieht man das. Aus unerklärlichen 
Gründen hast du im unteren Bereich 3 horizontale Signale auf blau 
verlegt.
Deshalb müssen die senkrechten auf grün wechseln, obwohl sie von blau 
kommen und teilweise wieder auf blau wechseln müssen, weil die anderen 
horizontalen auf grün den Weg versperren.

Und die dreieckige Struktur zwischen Latch und uC schreit ja gerade nach 
Entflechtung. Fahr da das Latch in blau an, dann passt der Großteil der 
grünen ohne doppelte Vias direkt.


Reihenfolge: Stromversorgung, Busse (Daten, Adressen), Rest

[Inkognito (Gast)]

Bei solchen Layouts sollte man konsequenterweise die Routeausrichtung
an die Lagen binden. Also x-Richtung=Toplayer, y-Richtung=Bottomlayer
oder umgekehrt, ist aber kein Muss. Ausrichtungsmix sollte man
vermeiden. Die Versorgungsleitungen am Besten doppelt so dick wie
die Signalleitungen. Entkoppelkondensatoren gleiche Leiterlänge
zum Chip, auch wenn es hier unkritisch sein dürfte. Statt radiale
Bauform mit kurzen Pins kann man auch axiale oder eine mit langen
Pins wählen. Die Chips würde ich in Platinenmitte aufreihen und
dann die Busse auf beiden Seiten, also oben und unten layouten.
Dadurch kann man die Leitungen kurz halten und insgesamt wirds
kompakter.

[H-G S. (haenschen)]

Die Abblock-Kondensatoren kann ich nicht direkt über die großen Chips 
setzen weil die Nullkraftsockel der EEPROMs so eine Auswurflasche am 
Ende haben und ich möchte auch die anderen Chips mit einem 
Schraubendreher leicht raushebeln können bei Bedarf.

Aber ich habe mir vorgenommen beim nächsten Layout zuerst die 
Stromversorgung zu verteilen.



Wolfgang schrieb:
> Muss die Platine so groß werden?
>
> Das kostet doch alles Geld.
> Mehr mit Schaltplan ...


Meinst du ich sollte die Leiterbahnen ganz dünn machen und alles 
zusammenschieben ?  :-)
Ich dachte an das Eurokarten-Format (160x100mm), das kostet irgendwie 
recht wenig bei den Ätzfirmen.
Daher habe ich ja die Hauptplatine auf eine Eurokarte geplant und die 
I/O-Platine auf eine zweite Eurokarte und dann stapeln.
Denn ich sah dass ein 200x200-Platine ätzen deutlich über 100 Euro 
kostet.


Insgesamt habe ich ja das Gefühl dass die Platine funktionieren wird, 
nur die Stromversorgungs(+Rück-)wege und eventuelles Übersprechen auf 
benachbarten Leitungen mit mögliche Programmfehlfunktion beunruhigen 
mich.


Edit:
Ich ging immer davon aus dass man die vielen Verbindungen unten und die 
wenigen als Brücke oben führen sollte  :-)

Inkognito schrieb:
> Die Chips würde ich in Platinenmitte aufreihen und
> dann die Busse auf beiden Seiten, also oben und unten layouten.
> Dadurch kann man die Leitungen kurz halten und insgesamt wirds
> kompakter.

Meinst du ich sollte es nochmal machen ?  :-)

[Rufus Τ. F. (rufus)]

Die Stromversorgung dürfte ein Problem sein. Viel zu dünne Leiterbahnen, 
und so schlecht plazierte Abblockkondensatoren, daß man sie auch glatt 
weglassen könnte, ohne viel zu verschlechtern.

[Inkognito (Gast)]

H-G S. schrieb:
> Meinst du ich sollte die Leiterbahnen ganz dünn machen und alles
> zusammenschieben ?  :-)

Für die Signale ist die Leiterbahnbreite doch okay, auch wenn
dünnere machbar wären, aber das wäre eher was für Fortgeschrittene
die HIER nicht fragen würden, weil die schon mehr Erfahrung haben.

> Ich dachte an das Eurokarten-Format (160x100mm), das kostet irgendwie
> recht wenig bei den Ätzfirmen.

Kein Problem.

> Daher habe ich ja die Hauptplatine auf eine Eurokarte geplant und die
> I/O-Platine auf eine zweite Eurokarte und dann stapeln.

Also für einen 19" Baugruppenträger o.ä.? Für Messungen braucht
man dann einen Adapter um außerhalb des Rack zu messen.

> Denn ich sah dass ein 200x200-Platine ätzen deutlich über 100 Euro
> kostet.

Ist doch gar nicht nötig, aber bevor man ein Layout macht, macht man
sich erst mal Gedanken, wo die funktionierende Schaltung mal betrieben
werden soll. Die Gehäuseform hat dann großen Einfluss auf die Platine.

> Insgesamt habe ich ja das Gefühl dass die Platine funktionieren wird,
> nur die Stromversorgungs(+Rück-)wege und eventuelles Übersprechen auf
> benachbarten Leitungen mit mögliche Programmfehlfunktion beunruhigen
> mich.

Daher solltest du die auch dicker machen. Übersprechen spielt hier
eher kaum eine Rolle. Eher gibts Ärger mit Fanin/out oder offenen
Eingängen von falsch selektierten Chips.
>
> Edit:
> Ich ging immer davon aus dass man die vielen Verbindungen unten und die
> wenigen als Brücke oben führen sollte  :-)

Dann hast du hier mal andere Meinungen bekommen, die zudem noch
gleichbedeutend sind. Also muss was dran sein.

> Inkognito schrieb:
>> Die Chips würde ich in Platinenmitte aufreihen und
>> dann die Busse auf beiden Seiten, also oben und unten layouten.
>> Dadurch kann man die Leitungen kurz halten und insgesamt wirds
>> kompakter.
>
> Meinst du ich sollte es nochmal machen ?  :-)

Ich würde es machen, bis ich zufrieden bin.

H-G S. schrieb:
> Die Abblock-Kondensatoren kann ich nicht direkt über die großen Chips
> setzen weil die Nullkraftsockel der EEPROMs so eine Auswurflasche am
> Ende haben und ich möchte auch die anderen Chips mit einem
> Schraubendreher leicht raushebeln können bei Bedarf.

Die von mir erwähnten Kondensatoren, z.B. 5zu oder x7r sind so klein
das die auch flach unter den Chips passen und wenn sowieso Sockel
benutzt werden hab ich schon welche gesehen, wo die Kondensatoren im 
Sockel verbaut waren. Wenn das zu kompliziert ist, kann man auch
die Cs mit langen Beinchen auf ein langes Rastermaß bestücken zwischen
den Chips. Es gibt so einige Lösungen.

[Frickelfritze (Gast)]

H-G S. schrieb:
> Meint ihr dass diese 8051-Hauptplatine funktionieren wird ?

Ich stelle hier mal den Prozessor in Frage.

Ein AVR macht viel mehr Freude.

Und ist viel einfacher. Und schneller. Und besser.
Und .....

Wie kann man sich nur mit solchen Steinzeitgeräten
herumschlagen wollen?

[Michael B. (laberkopp)]

H-G S. schrieb:
> Meint ihr dass diese 8051-Hauptplatine funktionieren wird ?

Vorausgesetzt, sie entspricht einem funktionierenden Schaltplan: Ja.

Man kann präventiv einiges besser machen, aber so anspruchsvoll waren 
die alten ICs nicht, deine Abschirmung des Taktsignals wird überflüssig 
sein, deine doppelte Leitungsführung von Masse um je einen 
Speicherbaustein drumrum bildet eine Loop-Antenne (Stichleitung von 
Masse zum Kerko an Plus würde besser sein).

Deine Elko-Taster-Schatung unten verstehe ich nicht, für RESET scheint 
das falsch zu sein, und wo die Versorgungsspannung auf die Platine geht 
sehe ich nicht, dort sollte ein Elko hin.

[Inkognito (Gast)]

Michael B. schrieb:
> dort sollte ein Elko hin.

Der dann einem möglichen 7805 auf der Netzteilplatine das Leben
schwer macht?

[Latschen S. (Gast)]

Frickelfritze schrieb:
> Wie kann man sich nur mit solchen Steinzeitgeräten
> herumschlagen wollen?


Mal halblang, dein AVR ist aber auch nicht mehr der Jüngste.

Beim  8051 kommt es aber sehr stark auf die "Verpackung" und den 
"Beipack Funktionen" an.

Sieht man sich die 51er Reihe von Silabs an da ist schon einiges
an Performance geboten!
z.B. 50 MHz und die meisten Befehle laufen mit einem Clock Cycle.
Zudem ist Silabs bei den Gehäusevarianten mMn unschlagbar.

Ich beschäftige mich zufällig auch noch  mit "State of the Art" d.H. 
STM32x Prozessoren.

Deshalb stelle ich hier noch einen interessanten Vergleich an:

Vergleichsvorgaben:

 HW:1 x i2C; 2 x Usart; Timer; Interrupt;
 Basic SW in C: ISR; i2C; Bit I/O; Timerfunktionen; BITE als Gerippe;
                printf und scanf funktionen;


C8051F582-IM (24 MHz) ca. 8 KByte

ST32F303Cx (32MHz)    ca. 40 KByte ;

Der 8051 konnte da mal locker mithalten.

Wenn man das hier in den Foren so verfolgt,
beschleicht mich manchmal das Gefühl, dass so manche
(um beim Bild zu bleiben ) mit dem Sattelschlepper
ins Dorf fahren um Zigaretten zu holen.

Von den STM32 Projekten  hätte man durchaus  bei einigen die SiLabs
Prozessoren einsetzen können.

Tja wenn der Kunde aber für die Musik bezahlt, hat er auch das Recht zur 
Auswahl
und der hatte nun mal keinen Bock auf Oberkrainer - Trompetenecho ;-)

Sobald aber eine FPU  oder ein grosser Speicher in Betracht gezogen 
werden muss,
gibt es momentan mMn nichts besseres als die STM32M Familie.

Sepp

[Michael B. (laberkopp)]

Inkognito schrieb:
> Michael B. schrieb:
>> dort sollte ein Elko hin.
>
> Der dann einem möglichen 7805 auf der Netzteilplatine das Leben
> schwer macht?

Trotzdem.

Das Netzteil ist offensichtlich nicht auf derselben Platine.
Es wird wohl mit einem viele Zentimeter langen Kabel verbunden.
Da ist die Induktivität der Zuleitung höher, als die 100nF die einen 
Spannungseinbruch abblocken sollen. So 10uF bis 47uF sind üblich
nach langen Zuleitungen. Früher hat man 4u7 Tantal verwendet.

Das stört den Spannungsregler nicht.

[Inkognito (Gast)]

Latschen S. schrieb:
> Beim  8051 kommt es aber sehr stark auf die "Verpackung" und den
> "Beipack Funktionen" an.
>
> Sieht man sich die 51er Reihe von Silabs an da ist schon einiges
> an Performance geboten!
> z.B. 50 MHz und die meisten Befehle laufen mit einem Clock Cycle.
> Zudem ist Silabs bei den Gehäusevarianten mMn unschlagbar.

Mich würde da eher der Programmierkomfort interessieren.
Früher war das ja umständlicher, wenn man dauernd Eproms brennen
musste oder zum Testen ein Emulator unverzichtbar war.

Michael B. schrieb:
> Das Netzteil ist offensichtlich nicht auf derselben Platine.
> Es wird wohl mit einem viele Zentimeter langen Kabel verbunden.
> Da ist die Induktivität der Zuleitung höher, als die 100nF die einen
> Spannungseinbruch abblocken sollen. So 10uF bis 47uF sind üblich
> nach langen Zuleitungen. Früher hat man 4u7 Tantal verwendet.
>
> Das stört den Spannungsregler nicht.

Für die paar Piko- oder Nano-Henry wirst du so hohe Werte gar nicht
brauchen. Für viele ist das nur eine Glaubensfrage, die nicht auf
Fakten beruht. Ansonsten darfst du mir gern ein Datenblatt verlinken,
wo das beschrieben steht, aber es sollte nichts Exotisches sein.

[H-G S. (haenschen)]

Ich mach das Layout nochmal!
Oder mehrmal :-)

Vielleicht passt ja noch ein 7805 auf die Platine danach.
An einen 10uF-Kondensator habe ich auch ein paarmal gedacht, hatte aber 
Angst vor Herumschwingen - leider habe ich kein Gefühl für 
Leitungsimpedanzen und Schwingvoraussetzungen.

Die Reset-Schaltung verlässt sich auf den integrierten 
Pulldown-Widerstand des 80c32x2 von dem ich nicht weiss welchen Wert er 
hat ...

Und ich wählte den 8051 weil er einer der Wenigen ist die noch externes 
EEPROM haben - ich möchte da meinen neuen DIL-Switch-EEPrommer benutzen.

[Inkognito (Gast)]

H-G S. schrieb:
> Ich mach das Layout nochmal!
> Oder mehrmal :-)

Kannst ja den Autorouter nehmen und wenn dir das Ergebnis
nicht gefällt, Parameter verändern und neu versuchen.
Interaktiv kann man später immer eingreifen oder gleich
ohne Router layouten. Über kontroverse Empfehlungen, ob
Autorouter zu nutzen Sinn macht oder nicht, würde ich
ignorieren und selbst entscheiden ob das was nützt oder
nur Zeitverschwendung ist.

> Vielleicht passt ja noch ein 7805 auf die Platine danach.

Der braucht ja nicht viel Platz. Man sollte den Betriebsstrom
berücksichtigen ob man einen Kühlkörper benötigt.

> An einen 10uF-Kondensator habe ich auch ein paarmal gedacht, hatte aber
> Angst vor Herumschwingen - leider habe ich kein Gefühl für
> Leitungsimpedanzen und Schwingvoraussetzungen.

Halte dich mal erst ans Datenblatt. Da steht nur was von 0,33
und 0,1µF. Die Abblockkondensatoren kommen rechnerisch ja noch
dazu und sind auch viel wichtiger.

> Die Reset-Schaltung verlässt sich auf den integrierten
> Pulldown-Widerstand des 80c32x2 von dem ich nicht weiss welchen Wert er
> hat ...

10k würde ich mal annehmen. Du wurdest zu dem Elko, der da am Reset mit 
angeschlossen ist und nach einem Schaltplan befragt. Keine Lust drauf
einzugehen? Gewöhnlich reicht für den Reset auch ein 100nF, aber schau
mal lieber ins Datenblatt.

> Und ich wählte den 8051 weil er einer der Wenigen ist die noch externes
> EEPROM haben - ich möchte da meinen neuen DIL-Switch-EEPrommer benutzen.

Das kannst du halten wie willst.

[Wolfgang (Gast)]

H-G S. schrieb:
> Meinst du ich sollte die Leiterbahnen ganz dünn machen und alles
> zusammenschieben ?  :-)
Die Stromversorgung muss dicker, die Zwischenräume zwischen den 
Leiterbahnen müssen nicht breiter als die Leiterbahnen sein, d.h. wenn 
du bei deinem horizontalen Bus mit den versetzten VIAS die Leiterbahnen 
immer in kleinen Bögen um die Vias führst, kannst du die erheblich 
dichter packen.

Die Speicher kannst du seitlich kräftig zusammenschieben, bis du gerade 
noch genug Platz für den Versatz der querlaufenden Leitungen hast.
Der HC00 und der Taster können ganz nach rechts und dann passt der 
Prozessor mittig unter linkes EEPROM und SRAM (Takt links neben den 
Prozessor)

> Ich dachte an das Eurokarten-Format (160x100mm), das kostet irgendwie
> recht wenig bei den Ätzfirmen.
Noch weniger kostet vermutlich 100x100 ;-)
(z.B. 14 USD für 10 Stück bei Elecrow)
http://www.elecrow.com/special-offer-for-2-layer-1010cm-max-green-pcb-10pcs-p-761.html

[Wolfgang (Gast)]

p.s.
Wenn du die 5 Busleitungen (2) in der Reihenfolge tauscht, kannst du dir 
die ganze Durchkontaktiererei bei (1) sparen und die Leiterbahnen 
einfach der Reihe nach hoch an das EEPROM ziehen. Für die restlichen 
Abgänge vom Bus ist die Reihenfolge sowieso egal.

[Niklas G. (erlkoenig)]

Latschen S. schrieb:
> HW:1 x i2C; 2 x Usart; Timer; Interrupt;
>  Basic SW in C: ISR; i2C; Bit I/O; Timerfunktionen; BITE als Gerippe;
>                 printf und scanf funktionen;
>
> C8051F582-IM (24 MHz) ca. 8 KByte
>
> ST32F303Cx (32MHz)    ca. 40 KByte ;
Da machst du was falsch - Compiler-Optimierungen nicht eingeschaltet, 
ineffiziente printf/scanf -Implementierungen (zB die aus der newlib...) 
genutzt o.ä. Der Cortex-M (Thumb) Instruction Set ist i.A. stark auf 
Code-Größe optimiert. Es gab da mal einen schönen Vergleich (Cortex-M zu 
8051) den ich gerade nicht finde, aber das hier ist ein Ansatz:

http://www.embeddeddeveloper.com/corp/flex/CodeDensity-NXP_IQ-30.pdf

Gegenbeispiel:
Komplexe Steuerung eines Formula-Student Rennwagens mit 2x CAN, diversen 
Timern, I²C, ADC+DMA, RTC, diversen Regel-Algorithmen (Simulink) und 
einer Unmenge an Steuer-Logik, alles asynchron in ISR's, alles in C++ 
mit virtuellen Funktionen usw.: 36kB. Das geht schon kompakt, nur die 
Open Source-Toolchains (GCC, newlib) möchten dazu gerne überredet 
werden.

Ich würde mir den Ärger mit externen Speicher-Bausteinen und 
Adress-Latch auch ersparen und einfach einen "großen" STM32 nehmen, der 
alles On-Board hat... Die haben auch kein schlimmeres Gehäuse als der 
gezeigte 8051.

[Latschen S. (Gast)]

Niklas G. schrieb:
> Ich würde mir den Ärger mit externen Speicher-Bausteinen und
> Adress-Latch auch ersparen und einfach einen "großen" STM32 nehmen, der
> alles On-Board hat

Liest du eigendlich die Beiträge nicht zu ende?

Latschen S. schrieb:
> Sobald aber eine FPU  oder ein grosser Speicher in Betracht gezogen
> werden muss,
> gibt es momentan mMn nichts besseres als die STM32M Familie.

Sepp

[Niklas G. (erlkoenig)]

Latschen S. schrieb:
> Liest du eigendlich die Beiträge nicht zu ende?
Da habe ich dir also zugestimmt, wo ist jetzt das Problem?

Den 8051 mit dem Bank Switching, Compiler-Einschränkungen und so würde 
ich mir aber aber auch bei einfachen Sachen nicht antun, die STM32F0 
o.ä. sind ja auch mittlerweile sehr günstig...

[H-G S. (haenschen)]

Was haltet ihr von dieser Versorgungsspannungs-Verlegung ?

[Michael B. (laberkopp)]

H-G S. schrieb:
> Was haltet ihr von dieser Versorgungsspannungs-Verlegung ?

Kann man so machen, recht dünne Leitung beim uC PLCC. Wenn man aber 
sowieso VCC Richtung GND zieht, kann der Abblockkondensator auch in die 
Nähe des GND Pins und man muss keine Extra-Leitung vom GND-Pin zum VCC 
Pin führen bloss wegen dem Kondensator (vor allem beim Latch).

[Wolfgang (Gast)]

H-G S. schrieb:
> Was haltet ihr von dieser Versorgungsspannungs-Verlegung ?

Mit den parallel verlaufenden senkrechten Teilen auf beiden Seiten 
verbaust du dir jeglichen Weg für die parallel vom Latch zu den 
Speichern laufenden Leitungen. Das halte ich für ausgesprochen 
ungünstig.

Die Abblockkondensatoren würde ich, wenn sich bei dir nicht allzuviele 
dagegen sträubt, dezent als SMD (0805) auf die Platine packen.

Irgendwie scheint noch die Quelle für die Versorgungsspannung zu fehlen.

[H-G S. (haenschen)]

Besser ?

Bei SMD krieg ich Augenkrebs :-)

Sehe ich das richtig dass die Plusleitung nicht so kritisch ist ?
Die Masseleitung dagegen wird wohl als Rückkehrleitung des Signals 
gesehen und kann eine umfassende Antenne bilden ?

[Inkognito (Gast)]

H-G S. schrieb:
> Was haltet ihr von dieser Versorgungsspannungs-Verlegung ?

Die beste Methode für hausgemachte Blockaden?
Was hast du an x/y-Lagenbindung nicht verstanden?

H-G S. schrieb:
> Besser ?

Jein, für den Koppelko reicht die Leiterbahnbreite wie bei Signalen, 
außerdem siehe Absatz vorher.
Wo richtig Strom fließt, ist dagegen doppelte Breite angesagt.
Horizontal ist das okay, vertikal nicht.
Die Anordnung des Prozessors ist suboptimal, also Käse. Links
in der Reihe wäre es besser. Auf die Gummibänder achten, ob
Rotieren, in 45°- Schritten, eine günstigere Auflösung bietet.

> Bei SMD krieg ich Augenkrebs :-)

Hast du doch schon im Endstadium. Ignorieren, aber nicht das
was man dir hier empfiehlt. Andere haben dafür nämlich schon
Blut und Schweiß vergossen. Weiß das mal zu schätzen ;-b

> Sehe ich das richtig dass die Plusleitung nicht so kritisch ist ?
> Die Masseleitung dagegen wird wohl als Rückkehrleitung des Signals
> gesehen und kann eine umfassende Antenne bilden ?

Da mach dir mal keine Gedanken drum. Mach lieber erst mal die
Signale, denn das sind viele. Versorgung sind nur zwei, kannst
aber die Busstruktur dabei berücksichtigen.
Und denk gar nicht erst an Masseflächen, denn die brauchst du
nicht. Ist hier leider so ne Unsitte.

[H-G S. (haenschen)]

Wenn ich die CPU links plaziere ist die Leiterbahn bis zum rechtesten IC 
etwa 15cm lang, ich weiss nicht ob sich das negativ auswirkt.

Würden 0,6mm Stromversorgungsleitungs-Querschnitt reichen ?

X/Y-Verlegung heisst scheinbar unterirdische Leitungen horizontal und 
oberflächige vertikal :-)


Für SMD-Layout müsste ich komplett neu einsteigen, damit hatte ich noch 
nie zu tun.

[Wolfgang (Gast)]

H-G S. schrieb:
> Wenn ich die CPU links plaziere ist die Leiterbahn bis zum rechtesten IC
> etwa 15cm lang

Deswegen mein Vorschlag, du CPU unten in die Mitte zu legen ;-)

[H-G S. (haenschen)]

Hmm ... meint ihr ich könnte 0,25mm-Leiterbahnen verwenden ?

Dann könnte ich 2 Leiterbahnen zwischen einem IC-Pin durchlegen etc.

[Wolfgang (Gast)]

H-G S. schrieb:
> Hmm ... meint ihr ich könnte 0,25mm-Leiterbahnen verwenden ?
Das kommt auf deinen Leiterplattenfertiger an.

> Dann könnte ich 2 Leiterbahnen zwischen einem IC-Pin durchlegen etc.
Ist das für die Schaltung nicht etwas übertrieben.

Zeig doch mal deinen Schaltplan, insbesondere mit Typenbezeichnungen der 
ICs.

[uffi (Gast)]

>> Hmm ... meint ihr ich könnte 0,25mm-Leiterbahnen verwenden ?
>Das kommt auf deinen Leiterplattenfertiger an.
Warum denn auf den Leiterplattenfertiger? Gibt es etwa welche, die 
0.25mm nicht können? Das mach ja selbst ich mit nem Edding 800.

[Inkognito (Gast)]

H-G S. schrieb:
> Wenn ich die CPU links plaziere ist die Leiterbahn bis zum rechtesten IC
> etwa 15cm lang, ich weiss nicht ob sich das negativ auswirkt.

Wenn du du die Strecke x und die Strecke y addierst dürfte kaum was zu 
gewinnen sein. Außerdem ist das noch unkritisch. Da die Leiterplatte
Euroformat (Steckkarte) haben soll, sollte man das Format auch nutzen.
Bei Platzierung des Prozessors unten, wird der Platzbedarf eher
quadratisch, statt rechteckig. Vorrangig sollte jetzt erst mal die
günstigste Platzierung und eine möglichst optimale Entflechtung sein.

> Würden 0,6mm Stromversorgungsleitungs-Querschnitt reichen ?

Man sollte das zöllige Rastermaß (Imperial) bevorzugen,
denn die Pins von den Chips haben ein Rastermaß von 2,45mm.
Also ist 5,08mm zu wählen. Bei metrischen Parametern könnte
das Routen ein wenig schwieriger werden.

> X/Y-Verlegung heisst scheinbar unterirdische Leitungen horizontal und
> oberflächige vertikal :-)

Man benutzt die Lagenbezeichnungen des benutzten CAD-Programms
auf die man der Reihe nach schaut, also erst Bestückungsdrucklayer
(was uns aber nicht so interessiert und auch abgeschaltet werden
kann, da dort keine Leiterbahnen sind), dann Top-Layer (obere
Leiterlage) für die Bestückungsseite und  Bottom-Layer (untere 
Leiterlage)für die Lötseite, bezogen auf dieses Projekt und
die Verwendung mit THT. Bei SMD (kann auf beiden Seiten bestückt
und gelötet werden) ändert sich zwar einiges, aber die
Lagenbezeichnungen bleiben da im Grundsatz gleich.

> Für SMD-Layout müsste ich komplett neu einsteigen, damit hatte ich noch
> nie zu tun.

Wer hat was von SMD gesagt? Ist hier nicht entscheidend.
Hier spielt nur THT eine Rolle.
Also mal auf dem Teppich bleiben und nicht auf andere Möglichkeiten
abschweifen. Man sollte schon vorher die Lieferbarkeit der Bauteile
geprüft haben. Abgekündigte Bauteile zu verwenden wären zwecklos.

[Inkognito (Gast)]

H-G S. schrieb:
> Dann könnte ich 2 Leiterbahnen zwischen einem IC-Pin durchlegen etc.

Müsste es nicht heißen:
Eine Leiterbahn zwischen zwei IC-PINs.

[Inkognito (Gast)]

Inkognito schrieb:
> 2,45mm.

2,54mm muss es heißen, mein Fehler.

[Wolfgang (Gast)]

Inkognito schrieb:
> Müsste es nicht heißen:
> Eine Leiterbahn zwischen zwei IC-PINs.

Nein, ganz richtig müßte es wohl heißem:
"Zwei Leiterbahnen zwischen zwei IC-Pins."

Aber ob das nötig ist ...

Inkognito schrieb:
> Man sollte das zöllige Rastermaß (Imperial) bevorzugen,
> denn die Pins von den Chips haben ein Rastermaß von 2,45mm.
> Also ist 5,08mm zu wählen. Bei metrischen Parametern könnte
> das Routen ein wenig schwieriger werden.

Du sprichst in Rätseln.

Der Pin-Abstand der ICs beträgt 2.54mm oder 100 mil. Wenn man beim Bus 
auf 12 mil Leiterbahnbreite geht, wäre doch 25 mil ein guter Basisraster 
fürs Routing.

[Inkognito (Gast)]

Wolfgang schrieb:
> Nein, ganz richtig müßte es wohl heißem:
> "Zwei Leiterbahnen zwischen zwei IC-Pins."

Kann sein, aber mit Vermutungen ist das noch lange nicht klar.
Den Fehler hast du im Post von 21:08 auch nicht bemerkt.

Wolfgang schrieb:
> Du sprichst in Rätseln.

Die Frage auf die sich die Antwort bezog steht aber darüber, als Zitat.
Es ging um den Stromversorgungsleitungs-Querschnitt. Jetzt geschnackelt?

> Der Pin-Abstand der ICs beträgt 2.54mm oder 100 mil. Wenn man beim Bus
> auf 12 mil Leiterbahnbreite geht, wäre doch 25 mil ein guter Basisraster
> fürs Routing.

Klar kenne ich das, aber du merkst doch wohl, dass der TO noch recht
grün, also ein Anfänger ist. Da brauchen wir uns weder um SMD oder
ein dichteres Routingraster kümmern. Der TO soll doch erst mal zeigen,
dass er die Vorschläge umsetzen kann. Bei multiplen Vorschlägen
natürlich dann eine Glaubensfrage, wo er die Entscheidung trifft.
Bloß nicht zu kompliziert, sonst landet das Projekt noch aus Frust
in der Ecke und alles war für die Katz. Ich halte es für günstiger
eine ganze Eurokarte zu nehmen und erst mal Erfahrungen zu sammeln.
Kleiner geht später immer, ist dann aber auch schwieriger.

[Latschen S. (Gast)]

Inkognito schrieb:
> Jetzt geschnackelt?

Noch nicht - gute Idee - gehe jetzt schnurstrax in die "Bastelkammer".

Es ist jetzt nach 23 Uhr , Temperatur 27°C , Luftfeuchte 70 %
es(er) ist aungerichtet die Nacht kann kommen.

Sepp

[H-G S. (haenschen)]

Ich habe am Layout des ersten Entwurfs ein wenig optimiert: die 
Strombahnen unter die großen Chips gelegt sowie die Masserückleitungen 
parallel und näher zur Signalleitung, sodass jetzt kleinere 
Antennen-Schleifen entstehen.

Die Strombahnen sind jetzt 0,6mm, die Signalbahnen 0,3mm.

[Wolfgang (Gast)]

Guten Morgen

Inkognito schrieb:
> Wolfgang schrieb:
>> Du sprichst in Rätseln.
>
> Die Frage auf die sich die Antwort bezog steht aber darüber, als Zitat.
> Es ging um den Stromversorgungsleitungs-Querschnitt. Jetzt geschnackelt?

Danke. Gut geschnacket, gut gefrühstückt, ...

Aber zum Thema:

Inkognito schrieb:
> Also ist 5,08mm zu wählen. Bei metrischen Parametern könnte
> das Routen ein wenig schwieriger werden.

Mal abgesehen davon, dass H-G wohl nicht 
Stromversorgungsleitungs-Querschnitt sondern -Breite meinte, wo wird bei 
einem imperialen Routingraster das Routen durch eine metrische 
Leiterbahnbreite schwieriger?

Und wofür ist nach deiner Meinung 5,08mm zu wählen. Weder als 
Leiterbahnbreite noch als Routingraster ist das hier sinnvoll.

[MiWi (Gast)]

H-G S. schrieb:
> Ich habe am Layout des ersten Entwurfs ein wenig optimiert: die
> Strombahnen unter die großen Chips gelegt sowie die Masserückleitungen
> parallel und näher zur Signalleitung, sodass jetzt kleinere
> Antennen-Schleifen entstehen.
>
> Die Strombahnen sind jetzt 0,6mm, die Signalbahnen 0,3mm.

Das Viamassaker hast Du leider nicht beseitigt....

Und wenn Du die Abblock-Cs bei den Speichern um 180° drehen würdest 
wären wieder ein paar überflüssige mm Leiterbahnlänge und etliche Vias 
weniger...

Warum nutzt Du die Durchkontaktierungen der Bauteile nicht zum 
Lagenwechsel? Siehe HC00 Pin 14 oder WR-JMP oder die GND-ÜPins der 
Speicher oder der sinnlose Lagenwechsel von GND unter dem Oszillator 
oder die etrwas verkorkste GND-Leitung zw. Latch und dem Speicher rechts 
davon? Leg die auf grün und Du kannst etliche Vias einsparen, weil dann 
der Lagenwechsel der "senkrechten" Leitungen zw. Latch und Speicher 
nicht mehr nötig ist.

Usw usf....

der Prozessor braucht an allen Versorgungspins einen Abblock-C. Und 
weder Vcc noch GND sollen meterlange Verbindungen zw. den Pins vom 
Prozessor haben.

die GND-Verbindung beim HC00 ist ebenso eine Via-Vergeudung. Leg die 
verbidung außen herum und DU kannst 2 Vias sparen.

Wenn Du die Verbindungen um den Elko anschaust siehst Du, daß die "obere 
Leitung" auf die andere Seite gehört und damit der Lagenwechsel bei der 
blauen diagonalen zw. elko und HC00-abblock-C auch unnötig wird...

Und das zieht sich durch das ganze Layout...

Daher - sehr viel besser ist das nicht geworden.

Und Masse gehört als Fläche ausgeführt. Auch bei einem 80x51 aus dem 
Jahre Schnee.

Aber ich wiederhole mich.

Hänschen - wie alt bist Du?

MiWi

[Wolfgang (Gast)]

H-G S. schrieb:
> 8051_Board.png

Alleine in diesem Teil beim linken EEPROM kannst du 15 
Durchkontaktierungen sparen, indem du dich konsequent an die 
Routing-Richtung im Layer hälst. Das gilt auch unten am SRAM.
Alle horizontalen Verbindungen in den grünen Layer, alle vertikal 
verlaufenden in den blauen Layer. Und nutze die Bauteilpins zum 
Lagenwechsel (z.B. Pin 14 vom linke EEPROM), wenn du die Leiterplatte 
wie üblich mit Durchkontaktierungen fertigen lassen willst. Bei Pin 
16-20 gehst du direkt mit den (dann) blauen, von unten kommenden 
Datenleitungen an die Pins.

[Wolfgang (Gast)]

Wolfgang schrieb:
> ... kannst du 15 Durchkontaktierungen sparen

p.s. es sind sogar 19 überflüssige Durchkontaktierungen ;-)

[Inkognito (Gast)]

MiWi schrieb:
> Hänschen - wie alt bist Du?

Vermutlich ein Schüler oder Azubi, der seinen eigenen Kopf
hat, schade.

Wolfgang schrieb:
> Und wofür ist nach deiner Meinung 5,08mm zu wählen. Weder als
> Leiterbahnbreite noch als Routingraster ist das hier sinnvoll.

Wenn du nicht weißt, mit welcher Software layoutet wird, kann es
bei dem einen oder anderen Programm passieren das metrische
Bahnen bei gleich parametriertem Grid manchmal Pads nicht
gefunden werden. Dazu muss man nämlich mit einigen Programmen
mal gespielt haben oder das Programm zumindest bekannt sein.
Daher wäre es sehr wohl sinnvoll entweder sich für Metrisch oder
Imperial zu entscheiden und nicht mit einem Mix nachher komische
nicht nachvollziehbare Probleme zu bekommen. Das vorhandene
Rastermaß der ICs sollte einem die Wahl leicht machen, aber wer
nicht höre will, muss eben fühlen. ;-b

MiWi schrieb:
> Und Masse gehört als Fläche ausgeführt. Auch bei einem 80x51 aus dem
> Jahre Schnee.

Religöser Schwachsinn ohne sachliche technische Begründung.

Da der TO belehrungsresistent zu sein scheint und teillweise
nicht das tut, was ihm vorgeschlagen wurde, bin ich hier raus.
Das wird nix.

[H-G S. (haenschen)]

Voila: das dürfte wohl die finale Version sein.

Ich habe jetzt verstanden was ihr meintet mit der X/Y-Optimierung in der 
Mitte.


Was hat es eigentlich mit dieser Automasse-Funktion beim Sprint-Layouter 
auf sich ? Muss man den zuerst einschalten bevor man anfängt Bahnen zu 
legen ? Es sieht nämlich recht EMV-verträglich aus mit der vielen Masse 
überall  :-)


Edit: ich muss das ausdrucken und mittels durchstreichen die 
Einzelverbindungen auf Richtigkeit prüfen.

[Frickelfritze (Gast)]

H-G S. schrieb:
> Voila: das dürfte wohl die finale Version sein.

Jetzt muss ich auch mal mit mischen ....

Das sieht alles noch genauso sch.... aus wie am Anfang.

Ich vermisse die Beachtung eine Grundregel eines Layouters:

Bei zwei Lagen enscheide man sich auf der einen Lage für die
X-Richtung und auf der anderen für die Y-Richtung. Und das
zu 99 (your mileage may vary) Prozent.

[H-G S. (haenschen)]

Zwischen CPU und Latch kann ich nicht horizontal grün hin da sich alle 8 
Leitungen überkreuzen, und unten die 3 horizontalen blauen lasse ich 
vorerst so.


Ich habe ausserdem 6 vergessene Lötaugen entfernt in der Mitte.

[Frickelfritze (Gast)]

Ohne Worte da andere schon teilweise darauf hingewiesen haben.

Bis auf:

Abblock-Cs gehören an das IC und nicht in die Prärie, und sie
gehören bevorzugt mit GND/Vcc geroutet.

[H-G S. (haenschen)]

Die EEProm-Sockel haben an den Stirnseiten Entriegelungs-Überhänge daher 
kann ich die Entkoppelungskondensatoren nicht direkt dahintun.

Wie ist es eigentlich mit diesen Entkoppelkondensatoren ? Sollen die 
eher den Pluspol unterstützen oder den Minuspol ? Es gibt ja die 
tatsächliche Stromflussrichtung der Elektronen aus dem Minuspol heraus 
wo wohl auch so ein Elektronenpool oder sowas sein könnte. Müssten die 
Entkoppelkondensatoren da eher nahe an den Minuspol ?

[Torben K. (tokuhila)]

> Müssten die Entkoppelkondensatoren da eher nahe an den Minuspol ?

Ist doch egal ob vor oder nach München Stau ist.

[Frickelfritze (Gast)]

H-G S. schrieb:
> Wie ist es eigentlich mit diesen Entkoppelkondensatoren ?

Wenn du solche Fragen stellst ist es vielleicht doch noch einmal
angebracht prinzipiell darüber nachzudenken welchen Prozessor
du verwenden willst/solltest.

[H-G S. (haenschen)]

Frickelfritze schrieb:
> Wenn du solche Fragen stellst ist es vielleicht doch noch einmal
> angebracht prinzipiell darüber nachzudenken welchen Prozessor
> du verwenden willst/solltest.

Es wäre aber gut zu wissen damit man es später immer richtig/ideal 
macht.


Ich habe noch ein wenig "optimiert"  :-)

[Wolfgang (Gast)]

H-G S. schrieb:
> Voila: das dürfte wohl die finale Version sein.

So spontan sehe ich alleine unten beim linken EEPROM noch 11 
überflüssige Durchkontaktierungen. Warum gehst du nicht direkt an die 
Pins, wenn nichts im Weg ist und warum setzt du Durchkontaktierungen, wo 
es nichts durchzukontaktieren gibt?

[Michael B. (laberkopp)]

H-G S. schrieb:
> Voila: das dürfte wohl die finale Version sein.

Sie wird funktionieren, bis auf RESET.

Frickelfritze schrieb:
> Abblock-Cs gehören an das IC und nicht in die Prärie,

Deine gesparten 3mm machen nicht den Unterschied zwischen 
funktionit/funktioniert nicht. Aber sie heben bestimmt dein Ego.

H-G S. schrieb:
> Was hat es eigentlich mit dieser Automasse-Funktion beim Sprint-Layouter
> auf sich ?

Sie erleichtert es, unglaublich schlechte  Layouts und dann letzttlich 
mal wirklich nicht funktionierende Platinen zu produzieren.

Masse verlegt man klugerweise immer als Leitung, auf kurzen Wegen, 
sternförmig und parallel zu den VCC leitungen, denn sie sind die 
wichtigsten leitungen, nicht die unwichtigsten.

Wolfgang schrieb:
> Und nutze die Bauteilpins zum
> Lagenwechsel (z.B. Pin 14 vom linke EEPROM), wenn du die Leiterplatte
> wie üblich mit Durchkontaktierungen fertigen lassen willst. Bei

Ja, die Leiterplatte sieht gerade danach aus, als ob er das NICHT will 
weil er selbst mit Drahtstückchen durchkontaktiert. Dann könnte man 
allerdings auch gleich Drahtbrücken setzen, wenn man die Leitungen etwas 
gerader legt.

[H-G S. (haenschen)]

Hier die noch finalere Finalversion  :-)


Der Reset ist High-aktiv und wird am Anfang mit dem Kondensator auf Plus 
gezogen bis dieser aufgeladen ist (die CPU hat einen internen 
Pulldown-Widerstand wohl um die 10k). Wenn man den Taster drückt entlädt 
man den Kondensator kontrolliert über einen Widerstand bzw. man 
verbindet Reset mit dem Pluspol.

Den Reset werde ich wohl auch mit meinem Zählermodul testen müssen an 
der fertigen Platine. Der Wert für den Kondensator habe ich aus irgend 
so einem Buch oder Datenblatt. Achne Philipps weigerte sich in seinem 
Datenblatt einen Wert für ihn anzugeben ...

[Wolfgang (Gast)]

Michael B. schrieb:
> Ja, die Leiterplatte sieht gerade danach aus, als ob er das NICHT will
> weil er selbst mit Drahtstückchen durchkontaktiert.

H-G S. schrieb:
> Denn ich sah dass ein 200x200-Platine ätzen deutlich über 100 Euro
> kostet.

Aus dem Preis hatte ich geschlossen, dass es wohl eher keine selbst 
belichtete, mit Drahtstücken durchkontaktierte Platine werden soll.

Wenn das von Hand passieren soll, sähe ich speziell bei dem Hoch und 
Runter von RD und WR noch Optimierungsmöglichkeiten ;-)

[H-G S. (haenschen)]

Ich habe sogar noch weitere 4 Durchkontaktierungen wegoptimieren können!
Viel mehr werde ich wohl nicht machen können.
Edit: und den Kondensator am Latch gelegt.


Durchkontaktierte Pins an den ICs lasse ich lieber - wer weiss wie die 
auf das Löten reagieren :-)

[Wolfgang (Gast)]

H-G S. schrieb:
> Durchkontaktierte Pins an den ICs lasse ich lieber - wer weiss wie die
> auf das Löten reagieren :-)

Wer soll das Löten nicht mögen? Vias sind nicht anders, als die 
Pin-Durchkontaktierungen und die ICs/IC-Fassungen kennen das auch mit 
dem Lötzinn.

> Viel mehr werde ich wohl nicht machen können.
Wenn du beim 7400 die Masse unten rum legst, sparst du noch 4. In der 
Endphase, wenn alle Leitungen liegen, darf man zur Optimierung durchaus 
gegen die Vorzugsrichtung verstoßen.

[H-G S. (haenschen)]

Wolfgang schrieb:
> Wenn du beim 7400 die Masse unten rum legst, sparst du noch 4. In der
> Endphase, wenn alle Leitungen liegen, darf man zur Optimierung durchaus
> gegen die Vorzugsrichtung verstoßen.

Ich dachte man soll keine Schleifenantenne bauen mit der Masse.

Aber ich habe unter dem Latch noch eine Durchkontaktierung entfernen 
können.

Edit: bei einigen schräg verlaufenden Leiterbahnanhäufungen sind die 
Abstände etwas klein.

Sagt mal: es ist doch in Ordnung wenn ein 8051 ein in ein EEPROM mit /WR 
reinschreibt ? Der Schreibvorgang dauert ja etwa 1 Mikrosekunde, das 
sollte ja nicht zu schnell sein. Vor dem nächsten Schreibvorgang würde 
dann eine Pause sein bzw. das Polling erfolgen.

[Wolfgang (Gast)]

H-G S. schrieb:
> Ich dachte man soll keine Schleifenantenne bauen mit der Masse.

Die Gnd-Leitung unter dem 7400 entfällt dafür doch.
Außerdem kann z.B. die Leitung von Pin5 nach oben weg gehen und die 
Durchführung unter das IC.

[MiWi (Gast)]

Inkognito schrieb:
> MiWi schrieb:
>> Hänschen - wie alt bist Du?
>
> Vermutlich ein Schüler oder Azubi, der seinen eigenen Kopf
> hat, schade.

ich habe nicht Dich gefragt.

> MiWi schrieb:
>> Und Masse gehört als Fläche ausgeführt. Auch bei einem 80x51 aus dem
>> Jahre Schnee.
>
> Religöser Schwachsinn ohne sachliche technische Begründung.
>

Ach Inkognito... auch Du solltest noch einen Kurs "Pöbeln für Anfänger" 
besuchen. Dann rutscht Du vielleicht nicht so schnell auf einer 
Massefläche aus.

MiWi

[Peter D. (peda)]

Laß Dich nicht verrückt machen, für nen 6MHz 8051 ist das Layout 
vollkommen o.k.
Viele Vias könnte man einsparen, wie schon gesagt wurde. Ist aber 
unerheblich, Vias müssen heutzutage genauso sicher kontaktieren, wie 
durchgehende Leiterzüge. Wenige Vias machen die Fehlersuche bzw. 
Korrekturen einfacher.

Die VCC/GND-Leitungen sollte man dicker machen und noch nen 100µF auf 
die Platine. Eine 5V Transzorb (P6KE6.8) könnte sich auch schnell 
bezahlt machen.

Hast Du auch alle VCC/GND des 8051 angeschlossen?

[Rene H. (Gast)]

Peter D. schrieb:
> Die VCC/GND-Leitungen sollte man dicker machen und noch nen 100µF auf
> die Platine.

Hallo Peter

Ich vermute mal das war ein vertipper und Du meintest 100 nF. :)

Grüsse,
René

[H-G S. (haenschen)]

Der 80c32x2 hat nur je einen Minus- und Pluspol.

Weiss jemand ob man einfach eine 2mm dicke FR4-Platine nehmen kann zum 
Bestücken und Löten ? Ich müsste nämlich für die IO-Platine etwas 
stabiler bauen wegen der Tasten der Matrixtastatur.


Edit: mir schwebte vorhin die Angst im Kopf die Schaltung könnte 
Nachbars Funkwecker stören etc.  :-)

[Rene H. (Gast)]

H-G S. schrieb:
> Der 80c32x2 hat nur je einen Minus- und Pluspol.
>
> Weiss jemand ob man einfach eine 2mm dicke FR4-Platine nehmen kann zum
> Bestücken und Löten ? Ich müsste nämlich für die IO-Platine etwas
> stabiler bauen wegen der Tasten der Matrixtastatur.
>
>
> Edit: mir schwebte vorhin die Angst im Kopf die Schaltung könnte
> Nachbars Funkwecker stören etc.  :-)

Diesen Zusammenhang verstehe ich nicht. Welche FR4 dicke du nimmst, ist 
wurscht. Das begrenzen höchstens die Pins von THT Bauteilen.
Dafür, dass es den Nachbaren stört, hat die Spannung zu wenig schmackes. 
Mach Dir darum mal keinen Kopf.

[Peter D. (peda)]

Rene H. schrieb:
> Ich vermute mal das war ein vertipper und Du meintest 100 nF. :)

Nein.
Der 100µF sorgt dafür, daß die Spannung etwas gepuffert ist und die CPU 
bei Störungen auf der VCC nicht gleich abstürzt.

[Peter D. (peda)]

H-G S. schrieb:
> Edit: und den Kondensator am Latch gelegt.

Ich dachte, Du hast sie absichtlich neben die ICs gelegt, um diese 
einfacher aus der Fassung hebeln zu können.
Man muß da nicht um den letzten mm feilschen.

[Inkognito (Gast)]

Peter D. schrieb:
> Der 100µF sorgt dafür, daß die Spannung etwas gepuffert ist und die CPU
> bei Störungen auf der VCC nicht gleich abstürzt.

Der Spannungsregler wird sich freuen, wenn seine Regelung
dadurch träger wird. Der mag nämlich weder kapazitive noch
induktive Dauerlasten.

[H-G S. (haenschen)]

Fertig !

Ich habe die Schaltung überprüft und es stimmt alles mit dem Schaltplan 
überein. Und ein paar Optimierungen des Layouts waren auch noch drin.

[Thomas (Gast)]

Nun dann ist entweder dein Schaltplan falsch oder deine Prüfung. Der 
Reset ist bei den 51er CPUs fast immer 1 aktiv. Folglich muss ein C an 
Vcc und über einen Widerstand an Masse. Der Reset Taster kommt dann 
parallel zum C.
Das ist bei dir nicht so.  Selbst wenn du den Pulldown im Controller 
verwendest bildet der mit dem Widerstand einen Spannungsteiler. Den Teil 
solltest du genau prüfen.
Das Layout ist zwar nicht optimal ist aber unkritisch. Du hast immer 
noch viel zu viele Durchkontaktierungen.
Thomas

[MaWin (Gast)]

H-G S. schrieb:
> Und ein paar Optimierungen des Layouts waren auch noch drin.

Du hast wieder Leiterschleifen drin (Rahmenantennen).

Man hat das früher so gebaut. Die VCC Leitung geht oben lang, die GND 
Leitung geht unten an den Speicherchips lang.

Später musste man erkennen, daß das doof ist, weil der eingeschlossene 
Bereich zu gross ist (Hohe Induktivität, hohe Störempfindlichekit, hohe 
Störaussendung).

Du hat durchaus auch oben eine GND Leitung, und Stichleitungen zu GND. 
damit führst du die Versorgung parallel und schliesst nur eine kleine 
Fläche ein.

Aber unten hast du die GND Leitung erhalten, das ist doof.

Noch viel besser wäre es, unten GND und VCC parallel zu führen und 
abzublocken und VCC dann pro IC nach oben zu führen.

NOCH besser wäre es, die ICs längs zu legen und GND udn VCC zwischen den 
IC parallel durchzu führen, Stichleitungen zu den Anschlusspins und 
Abbockkondensatoren zwischen den Parallelleitern.

Und state-of-the-Art wäre eine GND und eine VCC Plane.

Aber keine Frage: Der Stand von 1970 wie bei dir funktioniert für diese 
alten Chips.

[H-G S. (haenschen)]

Der Reset-Taster schliesst den Kondensator über den Widerstand kurz bzw. 
überbrückt ihn nach Vcc. Die Kupferpads am Taster sind dazu da um für 
eventuelle andere Taster ein Loch bohren zu können, das sind keine 
Masseflächen.

Die Speicher aufreihen geht nicht weil sie die ganze Platinenlänge 
benötigen würden. Auch lässt sich wegen der Leiterbahnbreite von 0.3mm 
nicht viel anders routen, Masseflächen ohne Durchbrüche sind auch kaum 
möglich.

Ich habe aber darauf geachtet dass jede Signalleitung einen möglichst 
kurzen Weg über GND zurück zur Quelle hat.


Traurig aber wahr: auf dem Board ist einfach kein Platz bei der 
Leiterbahnbreite und dem Empfohlenen Abstand der Bahnen zueinander von 
etwa zweifacher Breite.


Edit: wisst ihr wie man die Automasse-Funktion vom Sprint-Layouter 
benutzt ? Vielleicht am Anfang einschalten und dann die Bahnen ziehen ?

[Wolfgang (Gast)]

H-G S. schrieb:
> Traurig aber wahr: auf dem Board ist einfach kein Platz bei der
> Leiterbahnbreite und dem Empfohlenen Abstand der Bahnen zueinander von
> etwa zweifacher Breite.

Deine Speicherbausteine kannst du seitlich noch locker 700 mil zusammen 
schieben (Latch 200 mil an EEPROM 1, EEPROM 1 150 mil an SRAM, SRAM 350 
mil an EEPROM 2), ohne dass sich sonst irgendetwas an der Topologie der 
Leiterbahnen ändert oder es unschicklich eng wird. Das sind ganze 18 mm. 
Und die exponierte Lage des Reset-Tasters müßte auch nicht sein, 
jedenfalls wenn es darum ginge, die Platine kleiner zu gestalten. Hast 
du dir mal nur den Bestückungsplan (ohne Leiterbahnen) angesehen? Das 
sieht sooh voll noch nicht aus.

[H-G S. (haenschen)]

Die ollen 0.30mm Bahnen nebst Zwischenräumen nehmen soviel Raum ein 
unter den Speichern.

Aber du hast recht: da ist viel Platz zwischen den Speichern und auch 
das Latch ist zuweit weg.
Aber das ist einfacher gesagt als getan :-)
Die ganzen Bahnen und Lötaugen verschieben ohne Fehler zu machen.

Edit: ich müsste den ganzen 8051 verschieben und das ist das Grausamste 
überhaupt denn wenn ich etwas flächig markiere bezieht Sprint die ganzen 
Leiterbahnen mit ein und ich weiss nicht wie das mit Gruppen hinzufügen 
und entfernen Dingens geht.


OT: seit mein Staubsauger die "Z"-Taste gefressen hat ist tippen echt 
zur Qual geworden :-)

[Latschen S. (Gast)]

H-G S. schrieb:
> OT: seit mein Staubsauger die "Z"-Taste gefressen hat ist tippen echt
> zur Qual geworden :-)

Na da würde ich jetzt aber mal das momentane Projekt auf Seite legen
und ein neues Layout für'ne neue Tastatur starten.
(mit vandalensicheren Tasten die nicht gefressen werden können ;-)

Ich kann mir vorstellen dass du so'nen bösen VorWerk - Sauger hast.
Das musst du irgendwie verhindern, dass der dir alles zusammen frisst 
:-(

Wenns dann hinterher ans bestücken geht, frisst der dir noch alle  deine 
lieben DIL-Käferlein weg ;-)

Sepp

[H-G S. (haenschen)]

Staubsaugt nie eure Tastatur !

BTT: ich könnte das eine cm durch Rücken gebrauchen denn links wird der 
abgewinkelte Wannenstecker im Moment ein wenig über den Platinenrand 
hinausragen.

Ich meine man könnte oben etwa 10 Lötaugen rausholen durch 
Zusammenschieben. Das wird aber grausam :-)


Edit: ich habe es mir nochmal angesehen und es ist (für mich) unmöglich 
es zusammenzuschieben - so viel Gehirnschmalz habe ich nicht :-)

Aber die Automasse Funktion gefällt mir irgendwie: ich habe sie ein 
wenig getestet.

[Wolfgang (Gast)]

H-G S. schrieb:
> Staubsaugt nie eure Tastatur !

Nur mit einem davorgehaltenen Stück Gardinenstoff - da kommt kein 
normales Schräubchen durch ;-)

> BTT: ich könnte das eine cm durch Rücken gebrauchen denn links wird der
> abgewinkelte Wannenstecker im Moment ein wenig über den Platinenrand
> hinausragen.

Nicht ein Zentimeter sondern mehr als zwei sind da drin, wenn du die 
Signalleitungen, die momentan zwischen EEPROM1 und SRAM hochlaufen, 
unter dem SRAM hoch ziehst. Und den Stecker kannst du sowieso noch 200 
mil, i.e. einen halben Zentimeter an den 8051 ran schieben. Wenn du den 
Stecker weiter nach untern setzen kannst, sogar noch mehr.

[Tilo R. (joey5337)]

H-G S. schrieb:
> Die ollen 0.30mm Bahnen nebst Zwischenräumen nehmen soviel Raum ein
> unter den Speichern.

Ich kann dir noch einen Tipp geben warum es bei dir unter und zwischen 
EEPROM, SRAM und EEPROM so eng ist: das viele hin und her der 
Leiterbahnen.


Dazu habe ich folgenden Trick:
Versuch' mal am linken EEPROM auf der rechten Seite alle Durchführungen 
einen Pin weiter unten zu machen.
Und im Gegenzug an der linken Seite des SRAMs die Durchführungen eins 
nach oben zu schieben.

Im angehängten Bild habe ich die betroffenen Durchführungen markiert.
Fang am linken EEprom an, das ist weniger Arbeit als es aussieht. Es 
entstehen keine zusätzlichen Kreuzungen/Vias.
Nach rechts musst du das natürlich entsprechend fortführen.

[H-G S. (haenschen)]

Hier ist die neu aufgelegte Variante :-)

Sagt mal macht es etwas aus wenn sich ein Signal aufteilt/gabelt ?
Unten vom 74HC00 geht so ein dünner blauer links hoch. Der kommt grün 
links von der CPU und geht auch noch blau hoch zum linken EEPROM.

Leider kann ich den nicht anders verlegen.

[MaWin (Gast)]

H-G S. schrieb:
> Sagt mal macht es etwas aus wenn sich ein Signal aufteilt/gabelt ?
> Unten vom 74HC00 geht so ein dünner blauer links hoch. Der kommt grün
> links von der CPU und geht auch noch blau hoch zum linken EEPROM.

Nein. Die Frequenzen sind nicht so hoch, daß Reflektionen dir die 
Funktion versauen. Bei richtig hohen Flankensteilheiten (74ACT) die dann 
auch nur mit einer ganzen Massefläche erreichbar sind, muss man schon 
aufpassen und Leitungen richtig terminieren, Stichleitungen vermeiden.

[H-G S. (haenschen)]

Prima, denn ich habe da noch so einen Murks-Umweg gebaut weil ich ein 
Aufgabeln verhindern wollte - den ändere ich gleich ab.

[H-G S. (haenschen)]

So, der zweite Versuch wäre fertig.

Jetzt muss ich noch die Verbindungen auf Richtigkeit überprüfen.

Soll ich da noch Masseflächen einbauen ?
Und wo soll ich die dann an GND verbinden ?

[1N 4. (1n4148)]

Mach noch die Säurefallen raus

[H-G S. (haenschen)]

WTF sind Säurefallen ? :-)

[1N 4. (1n4148)]

Spitze Winkel

http://www.elektronikpraxis.vogel.de/leiterplatten/articles/356703/

[H-G S. (haenschen)]

Aha, ich sehe links oben einen spitzen Winkel ... beim E vom 7805.

[H-G S. (haenschen)]

Die Platine hat so einen Rand aussen im Sprint Layout weil ich beim 
Erstellen die Option mit dem überstehenden Rand aktiviert hatte.

Denkt ihr eine Ätzfirma erkennt dass ich nur den inneren umrahmten Teil 
hergestellt haben möchte wenn ich explizit eine Europlatine bestelle ?

[H-G S. (haenschen)]

Wie es aussieht könnte man auf der Oberseite ein paar Masseflächen 
anbringen.

Das blaue Bild zeigt die Oberseite mit Automasse eingeschaltet.

[Mario H. (djacme)]

H-G S. schrieb:
>
> Das blaue Bild zeigt die Oberseite mit Automasse eingeschaltet.

...Das blaue Bild zeigt die Oberseite mit Kurzschlüssen an allen Pins.

[Georg (Gast)]

H-G S. schrieb:
> Wie es aussieht könnte man auf der Oberseite ein paar Masseflächen
> anbringen.
>
> Das blaue Bild zeigt die Oberseite mit Automasse eingeschaltet.

Bottom-Masse: der übliche Fehler - Masseflächenstücke ohne Verbindung zu 
GND.

Top-Masse: Totalschrott, welche Software hat das denn verbrochen? Sieht 
man sofort, ganz ohne DRC.

Georg

[H-G S. (haenschen)]

Ja, irgendwie hält die Automasse keinen Abstand zu den Bohrlöchern der 
IC-Pins etc.

[Cyclotron (Gast)]

Setze Haken bei "Durchkontaktiert" und dann kannst du noch viele VIAs 
wegoptimieren.

[Cyclotron (Gast)]

So zum Beispiel. Gegenüber der zuvor geposteten Layoutdatei habe ich 
bereits 76 Bohrungen gespart und es ist weiterhin Optimierungspotential 
vorhanden. Wenn du die Bauteile durchkontaktierst kannst du von beiden 
Seiten direkt dran gehen ohne davor vias zu setzen. Genauso wie die 
Diode südlich des Reglers. Gehe direkt vom Kondensator zur Diode, ohne 
umwege.

[H-G S. (haenschen)]

Ich traue der Via-Löterei nicht, daher lasse ich es erstmal so.

Die Vias werden doch nicht extra kosten oder ? :-)

[MiWi (Gast)]

H-G S. schrieb:
> Die Platine hat so einen Rand aussen im Sprint Layout weil ich beim
> Erstellen die Option mit dem überstehenden Rand aktiviert hatte.
>
> Denkt ihr eine Ätzfirma erkennt dass ich nur den inneren umrahmten Teil
> hergestellt haben möchte wenn ich explizit eine Europlatine bestelle ?

rede mit der Ätzfirma Deiner Wahl und frage nicht hier was das Forum 
"denkt".

Du kannst ja, wenn Dich der Rand stört eine umlaufende Kette an 1mm 
Bohrungen mit abstand 1,5mm setzen. Dann ist das Board perforiert und Du 
kannst es ausbrechen.

Oder Du ändert einfach die Vorgaben für das Projekt in Sprint. So 
unflexibel wird die SW ja wohl nicht sein daß Du das nicht mehr ändern 
kannst...

Und wenn sie es tatsächlich ist: Mach ein neues PRojekt und kopiere den 
bisheringen Pawalatsch in das neue Projekt...

Aber abgesehen davon - wird ja schon langsam. Gut so.

Du könntest sicher noch die Buskreuzung zw. Adresslatch und Prozessor 
bereinigen, da läßt sich mit etwas Tüfftlerei noch was machen.

Und - weil Du weiter unten schon mit Masseflächen herumexperimentierst: 
Denk daran, die gelegentlich mit Vias zu verbinden, alle 2cm sind 
vollkommen ausreichend.

MiWi

[Soul E. (Gast)]

H-G S. schrieb:

> Wie es aussieht könnte man auf der Oberseite ein paar Masseflächen
> anbringen.

Das solltest Du tun. Aber durchkontaktieren!!!! Am Rand der Fläche 
alle paar Zentimeter ein Via setzen, und immer dort wo durch 
Leiterbahnen irgendwo Schlitze oder Löcher entstehen. Es dürfen keine 
Kupferstücke in der Luft hängen, jedes Massefitzelchen auf der einen 
Lage muss durch mindestens zwei Vias mit der anderen Seite verbunden 
sein.

Du willst ein Netz mit möglichst einger Maschenweite haben.

[H-G S. (haenschen)]

Die Sache mit den Masseflächen scheint schwerer als gedacht.

Ich habe ein youtube-Video angesehen wo ein Typ sagte dass in der 
Massefläche unter einer Leiterbahn ein Strom parallel zu dem Strom in 
der Leiterbahn zurückfliesst. Dieser parallel entgegengesetzt fliessende 
Strom löscht das Magnetfeld der Leiterbahn teilweise aus und reduziert 
so die Abstrahlung der Leiterbahn.

Ich dachte immer diese Masseflächen wirken ähnlich wie ein Metallgehäuse 
und blocken/reflektieren/absorbieren die unerwünschte Abstrahlung.


Wenn das mit dem parallel zurückfliessenden Strom das Wichtigste ist 
dann muss man vielleicht die Massefläche und ihre Vias sehr gut 
durchdacht designen damit das auch so abläuft.



Ich verschiebe mal die Masseflächen Sache bis ich ein paar Tutorials 
gelesen habe und mache mit dem IO-Board weiter.

[Flip (Gast)]

Bist du Zielorientiert?

[H-G S. (haenschen)]

Flip schrieb:
> Bist du Zielorientiert?

Ich bin auf Kurs :-)

Es zieht sich aber ziemlich hin das Ganze.

[H-G S. (haenschen)]

Was ist eigentlich genau gemeint wenn es auf englisch heisst: "reduces 
the inductivity of the strip" ?

Induktivität ist ja eigentlich etwas anderes als Abstrahlung/Emission.

Meinte der im Video vielleicht dass die die Impedanz der Leiterbahn 
reduziert wird durch den unterhalb parallel zurückfliessenden Gegenstrom 
da sich die Magnetfelder aufheben ?

Oder meinte er dass die Abstrahlung reduziert wird ?

[H-G S. (haenschen)]

Ich glaube ich habs jetzt :-)


Denkt ihr es ich müsste einen Elko auf die IO-Platine setzen damit die 
Stromversorgung stimmt ? An den LCD-Con-Stecker kommt noch ein 20x4-LCD 
das auf einer Lochrasterlatine befestigt ist und das zieht auch etwas 
Saft - eventuell 50mA.

[Wolfgang (Gast)]

H-G S. schrieb:
> An den LCD-Con-Stecker kommt noch ein 20x4-LCD

Die Pinbelegung passt zu keinem gängigen LCD. Willst du das alles von 
Hand verdrahten? Warum steckst du das Display nicht direkt auf die 
Platine oder legst den Stecker zumindest so an, dass du mit einem 
Pfostenstecker/Flachbandkabel direkt zum Display gehen kannst?

Deine Hoch- und Runterhüpferei mit den 150mil-Sprüngen bei den 
Datenleitungen an EEPROM und SRAM hast du immer noch drin. Durch die 
Änderung der Sprunghöhe handelst du dir auch den etwas wirren Verlauf 
des Signals vom Pin20 ein. Fang doch mal bei Pin 10 an, die Verbindungen 
mit 50 mil Sprunghöhe durch den Speicher durchzurouten und dann kannst 
du dich nach oben durcharbeiten.

Wenn du allerdings sowieso die Europakarte vollkriegen musst, bringt dir 
die mögliche Ersparnis an Platinenfläche durch weiteres Zusammenrücken 
von EEPROMs und SRAM natürlich nichts ;-)

Gleiches gilt natürlich für die Anbindung des Widerstandes ganz rechts. 
Der könnte "südlich" vom EEPROM sitzen und dann könnte die Leitung zum 
Pin 27 unter dem EEPROM im blauen Layer laufen lassen.

[H-G S. (haenschen)]

Der Platinenverbinder-Stecker für das LCD hat 10 lose Leitungen dran, 
die ich dann in der richtigen Reihenfolge auf die Lochrasterplatine wo 
ich das LCD drauflöte befestige.

An der CPU-Platine wurschtel ich lieber nicht mehr herum, ich muss 
rechts den Jumper ansteuern daher der Umweg. Links vor dem Latch geht eh 
nichts mehr da die Pins am 80c32x2 überkreuzt sind ... und später auch 
an den EEPROMs.


Hat jemand eine Ahnung ob es einen Stütz-Elko braucht ?
Die Platinen werden übereinander befestigt mit etwa 3-5cm Abstand.

Ich plane auch das Ganze in eine Metalldose einzubauen. Soll ich die 
Dose dann an GND anschliessen, zB. indem ich um die Schraubenlöcher 
Masseflächen mache ? Brauche ich dann evtl. so eine 
Transienten-Unterdrückungs-Diode an der Spannungsversorgung ?

[1N 4. (1n4148)]

Solange du die Basics ignorierst sind solche Feinheiten eh irrelevant

[Wolfgang (Gast)]

H-G S. schrieb:
> ... ich muss rechts den Jumper ansteuern daher der Umweg.

Ich sehe nur rechts den einen und damit würde doch alles passen.

[H-G S. (haenschen)]

Aha ... mal gucken.

Ich habe gerade einen üblen Fehler auf der IO-Platine entdeckt: die zwei 
LEDs und der Piepser sind am Eingangsport angeschlossen anstatt am 
Ausgangsport.

[H-G S. (haenschen)]

Zum Glück konnte ich es korrigieren :-)
Den Jumper habe auch wie vorgeschlagen versetzt, dank dir !

[Wolfgang (Gast)]

H-G S. schrieb:
> Ich habe gerade einen üblen Fehler auf der IO-Platine entdeckt:

Ohne Schaltplan springt einem soetwas nicht direkt ins Auge :-(

[H-G S. (haenschen)]

Vcc und GND waren auch vertauscht an Con1 :-)

Übrigens musste ich aus Platzgründen die Pins der IO-Stecker direkt 
anschliessen. Weil die Schieberegister komische Pinbelegungen haben ist 
alles vertauscht bzw. nicht von rechts nach links orientiert wie im 
Dualsystem.

Ich denke aber dass man das softwaremäßig wieder geradebiegen kann wenn 
man Daten ausgibt oder Einliest.

[H-G S. (haenschen)]

Sowas ... einen Tag nachdem ich die Layouts an die Ätzfirma geschickt 
habe, ist mir eingefallen wie ich den Bus-Teil vor dem Latch entflechten 
könnte.

Naja, der Funktion sollte es nicht schaden - es hätte nur ein paar Vias 
gespart. Schaltungs-/Funktionsrichtig ist es, aber es stimmt in einigen 
Details nicht mehr mit der geposteten großen Schaltung überein.

[MaWin (Gast)]

Auch bei der IO-Platine eine sinnvolle Versorgungsspannungsführung, und 
wenn man nicht im Bauelementeloch sondern immer daneben 
durchkontaktieren will kann man auch die VIAs dort machen, aber für 
Handdurchkontaktieren wären die VIA-Restringe viel zu klein vom 
Durchmesser her, und es sind unnötig viele Durchkontaktierungen.

Merkwürdig finde ich Widerstände (pull down) nach masse an den 
Eingangen, und dass du den Kontrasteingang des LCD nicht angeschlossen 
hast.

[H-G S. (haenschen)]

Ja, da ist noch Raum für Optimierungen  :-)

Ich habe gelesen dass man Digitaleingänge immer pullen muss sonst 
schwingen die hochfrequent. Deswegen habe ich sie schwach nach GND 
gepullt.

Der Via-Durchmesser scheint zu passen, die Ätzfirma hat nicht gemeckert.

[Georg (Gast)]

H-G S. schrieb:
> Ich habe gelesen dass man Digitaleingänge immer pullen muss sonst
> schwingen die hochfrequent.

Man muss sie festlegen. Aber die meisten kann man ohe weiteres direkt an 
VCC oder GND anschliessen und braucht keinen Pullirgendwohin.

Georg

[H-G S. (haenschen)]

Ich musste sie schwach runter pullen da es gleichzeitig Eingänge sind 
die an Stiftleisten hängen.

[H-G S. (haenschen)]

Da mir langweilig war habe ich den Bus/Latch-Teil ein wenig optimiert.

Die Anbindung des Kondensators unter dem Latch sieht auch irgendwie 
optimierungsbedürftig aus, aber ich komme im Moment nicht drauf :-)

[Holm T. (Gast)]

..warum ist der nicht über dem Latch? ..und was soll der Mist mit der 
1N4002 unter dem 7805, warum ist die nicht senkrecht und spart dem Umweg 
über die Vias ein? Wenn D uden Vorwiderstand für die 
Spannugnsanzeige-LED in die Plusleitung legst kannst Du Dir wegen der 
Masseflächen den Leiterzug zurück sparen.

Gruß,

Holm

[H-G S. (haenschen)]

Voila ... aber ich habe keine Masseflächen für die LED  :-)

Das mit den Masseflächen habe ich verschoben bis ich mehr weiss.
Es soll da Sachen geben wie Schlitzstrahler etc. wenn man die falsch 
anlegt.


Edit: ich habe auch die Stromversorgung mehr sternförmig gemacht und sie 
neben dem CPU-Kondensator eingespeist.

[H-G S. (haenschen)]

Es scheint mir fast als ob der Kondensator an der CPU eine etwas große 
Schleife bildet mit seinen Leitungen um die CPU.

Was wenn der Kondensator dirket über dm Pluspin der CPU wäre und daneben 
eine 0.3mm Leiterbahn wischen den Pins runterginge zu der GND-Insel 
unter der CPU ginge ?

[Tilo R. (joey5337)]

Was bringt das jetzt?
Die Platine ist in Produktion und wird vermutlich funktionieren, 
unabhängig wie lang du noch dran rumdokterst.

Wenn eine Platine in Produktion ist muss man es gut sein lassen. 
Irgendwas ändern könnte man immer.  Auch bei Platinen, die jahrelang 
funktioniert haben ist mir hinterher noch irgendwas aufgefallen was man 
besser machen könnte.

Machen könnte man auf der Platine noch einiges, aber nach 116 Beiträgen 
in diesem Thread, mit etlichen Verbesserungsvorschlägen, die du noch 
nicht umgesetzt hast, weißt du das vermutlich selber.

[H-G S. (haenschen)]

Mir ist aufgefallen dass die Versorgungsleitungs-Führung nicht optimal 
sternförmig ist, vor allem im Bereich der EEPROMs und des 74HC00.

Es soll da galvanische Kopplungen geben zwischen dem Strom des einen 
Chips und des anderen Chips der die gleiche Leiterbahn mitbenutzt.

Scheinbar beeinflussen sich da die Elektronen wenn sie durch den 
gleichen Leiter fliessen, dann wirken sie sich auf den Pegel der 
Versorgugnsspannung des/der jeweils anderen Chips aus.

Aber ich denke es waren nur kleine Störungen und in meiner lahmen 
Schaltung werden sie hoffentlich nicht stören. Vielleicht helfen ja auch 
die Abblockkondensatoren.


Edit: ich meine es wurde auch erwähnt dass am Ursprung des Sterns auch 
ein Kondensator sein soll.

[H-G S. (haenschen)]

So ... nach Wochen- oder Monate langem Warten kann ich euch ein wenig 
erheitern  :-)

Ich versuchte es erstmal bei Bilex, es kam aber scheinbar zu Problemen. 
Einige gravierende Abweichungen bei den Bohrlöchern sind aufgetreten. 
Dummerweise bekam ich die Platinen kurz vor Urlaubsbeginn, sodass ich 
einen Monat lang nichts mehr von Bilex hören werde.

Als ich so googelte fand ich diesen chinesischen All-PCB Ätzer und fand 
da ein sehr günstiges Angebot: 5 Platinen für 30 Euro insgesamt, am Ende 
50 Euro nach Versandkosten.

Ich dachte ich guck mir das mal an, und was ich nach einer Woche bekam 
sieht verdammt gut aus (siehe Bilder).



Ich habe 2 Bilder PCB-Pool genannt ... es muss natürlich ALL-PCB heissen 
!

[Inkognito (Gast)]

H-G S. schrieb:
> Ich versuchte es erstmal bei Bilex, es kam aber scheinbar zu Problemen.
> Einige gravierende Abweichungen bei den Bohrlöchern sind aufgetreten.

Na, wenn die das, obwohl es ja offensichtlich Murks ist, trotzdem
ohne Feedback produziert haben, sollte man denen mal den Marsch
blasen. Bei anderen Firmen hab ich schon besseren Service erlebt.

[Falk B. (falk)]

@ H-G Sch (haenschen)

>    Bilex_cpu.png
>    3,19 MB, 24 Downloads
>    Bilex_io.png
>    3,29 MB, 25 Downloads
>    PCB-Pool_bott.png
>    3,26 MB, 25 Downloads
>    PCB-Pool_top.png
>    2,75 MB, 24 Downloads

AUA! Lies mal was über Bildformate!

[H-G S. (haenschen)]

Falk B. schrieb:
> AUA! Lies mal was über Bildformate!

Hmm ... ich habe die Fotos schon um 50% verkleinert und als PNG 
gespeichert.


Ich denke Bilex wird die Kommunikation per email weiterführen wenn sie 
im September weiterarbeiten :-)
Die Platine für den DIL-Switch-EPROMMER haben sie ja ganz gut 
hinbekommen.

[Falk B. (falk)]

@H-G Sch (haenschen)

>Hmm ... ich habe die Fotos schon um 50% verkleinert und als PNG
>gespeichert.

Falsch! JPG ist das Mittel der Wahl!

[Falk B. (falk)]

Um Faktor 16 kleiner ohne nennenswerten Qualitätsverlust.

[Inkognito (Gast)]

Falk B. schrieb:
> Um Faktor 16 kleiner ohne nennenswerten Qualitätsverlust.

Dadurch wird die Leiterplatte auch nicht besser. ;-b

(Ich weiß, dass du eigentlich das Bildformat meinst).

[H-G S. (haenschen)]

Heute ist die IO-Platine von PCB-Pool gekommen.

Sieht wirklich gut aus.


Die kleinen Lötaugen um die IC-Beinchen werden bestimmt nervig sein beim 
Löten  :-)
Die muss ich bei der nächsten Platine größer machen.

[H-G S. (haenschen)]

Wieviel Toleranz ist beim Ätzen eigentlich erlaubt ?

Einige Lötaugen sind so wie ich sie im Sprint gezeichnet habe, aber der 
Rest ist nur ein dünner Rand.

Kann die Sprint-Datei einen Fehler haben ?
Das würde auch das Bilex-Desaster erklären ...


Edit: die Lötaugen der IC-Beinchen sind immer 1.5mm Durchmesser bei 
0.7mm Bohrung. Die Lötaugen der Stiftleisten haben sogar einen noch 
breiteren Ring im Sprint Editor.

[Inkognito (Gast)]

H-G S. schrieb:
> Kann die Sprint-Datei einen Fehler haben ?
> Das würde auch das Bilex-Desaster erklären ...

Die Bohrlochdatei als Drill- oder Excellon-Datei
gibt dir gewöhnlich Auskunft über die Bohrparameter.
Das steht in etwa so was drin:
%
T1,X001250,Y002115
Y002356,...
oder so ähnlich. % ist der Start des Datensatzes.
Tx der zugewiesene Bohrer (vermutlich ist da der Fehler).
Wenn sich eine Ordinate betraglich z.B. X nicht
ändert, werden nur die y-Ordinaten gelistet oder umgekehrt.
Natürlich können sich auch beide ändern.
Welche Bohrdurchmesser zu welchem Tx zugeordnet wird, müsste
in einer Bohrwerkzeugtabelle zu finden sein. Wie das Format
aussieht und wo es sich im Datensatz befindet musst du selbst
mal schauen(auch am Anfang oder Ende der Datei).
Die kenne ich nur so ungefähr für Altium.
Kann auch eine separate Datei sein. Das sollte aber bei deiner
Software dokumentiert sein.

Stell die Bohrdaten doch mal ein, so das man die mit einem
Editor lesen kann. Die Bohrdaten müssten in ASCII sein, nicht binär.
Außerdem kannst du das Layout mit einem kostenlosen Gerberviewer
checken.

H-G S. schrieb:
> Die kleinen Lötaugen um die IC-Beinchen werden bestimmt nervig sein beim
> Löten

Sind die nicht durchkontaktiert? Dann ist Löten (Wärmezufuhr)
nur etwas kniffliger. Spare einfach nicht mit zusätzlichem
Flussmittel beim Löten, dann wird das schon.

H-G S. schrieb:
> Wieviel Toleranz ist beim Ätzen eigentlich erlaubt ?

Wofür der Hersteller garantiert. Manche sagen 0,01mm, manche 0,1
und wieder andere eben ihre Hausmarke. Das ist vom verwendeten
Lithografieverfahren abhängig.

[H-G S. (haenschen)]

Ich habe im Netz gelesen dass Sprint 6 einige Fehler hatte, die mit den 
Patches behoben wurden.

Da mein Sprint 6 noch die Version von Anfang 2015 war habe ich es jetzt 
upgedatet.

Ich hoffe jetzt funktioniert alles ...


Das mit dem gerber-viewer probiere ich mal.

Edit: im online-gerber-viewer sehen die exportierten gerber-Daten normal 
aus. Aber ich habe jetzt ja auch das Sprint-Update gemacht ....  :-)

[H-G S. (haenschen)]

Auf Anfrage an PCB-Pool erfuhr ich gerade dass die Ätztoleranz etwa 75um 
beträgt, also weniger als 0.1mm.

Daran wirds wohl nicht liegen dass viele Lötaugen so dünne Ringe haben.


Meine Theorie ist dass das ungepatchte Sprint die Lötaugen nicht richtig 
aktualisiert hat vor dem Speichern oder soetwas.
Aber wieso sehen die Lötaugen im Editor richtig aus beim Betrachten ...

[Inkognito (Gast)]

H-G S. schrieb:
> Aber wieso sehen die Lötaugen im Editor richtig aus beim Betrachten ...

Schau dir die Pads und Vias im Gerber-Viewer an. Das müssen gefüllte
Punkte sein. Wenns nur ein Restring, mit einem Loch in der Mitte ist,
wird die Duko in der Produktion Murks.

[H-G S. (haenschen)]

Ich habe im Layout-PDF von PCB-Pool gesehen dass die Vorlage stimmte, 
also zumindest die Lötaugen-Ringe waren alle gleich breit.

Es muss wohl doch eine Ätz-Toleranz-Geschichte sein.

Es ist aber recht extrem, denn es sind beträchtliche Unterschiede - wohl 
mehrere Zehntel. Und scheinbar hat es auch die Leiterbahnen (0.3mm) in 
dem Bereich erwischt.

Nunja das nächste Mal werde ich die Lötaugen größer machen.

[Georg (Gast)]

H-G S. schrieb:
> Nunja das nächste Mal werde ich die Lötaugen größer machen

Falsche Konsequenz - es ist ziemlich eindeutig, dass da im Prozess was 
schief läuft. Leiterplatten sehen in aller Regel genauso aus wie die 
Gerberdateien, wenn nicht hat der LP-Hersteller was falsch gemacht. Wenn 
die Gerberdateien nicht so aussehen wie im Layoutprogramm, hat der 
Layouter beim Postprozessing etwas falsch gemacht.

In keinem Fall korrigiert man das dadurch dass man grössere Pads 
vorsieht, vorausgesetzt natürlich, sie sind im Layout sinnvoll definiert 
und nicht da schon zu klein.

Georg

[H-G S. (haenschen)]

Die Chinesen von All-PCB haben es scheinbar richtig gemacht, die haben 
aber auch nach Gerber exportierte Dateien bekommen.

Und das bevor ich Sprint 6 upgedatet habe.


In Shenzhen scheint so ein riesiger Ätz-Komplex zu sein :-)
Vielleicht hätte ich die io-Platine auch da machen lassen sollen. 
Dummerweise ging die Webseite nicht beim Bestellvorgang und ich habe 
entnervt bei PCB-Pool geordert.

[Inkognito (Gast)]

H-G S. schrieb:
> Ich habe im Layout-PDF von PCB-Pool gesehen dass die Vorlage stimmte,
> also zumindest die Lötaugen-Ringe waren alle gleich breit.

Du hast das nicht verstanden. Für die Produktion dürfen im Layout
keine Lötaugen-Ringe, sondern nur geschlossene Punkte (Pads,Vias)
ohne LOCH sein.
Das Loch dient nur bei händisch gebohrten Leiterplatten als 
Bohrerzentrierung (damit der Bohrer nicht auf dem glatten Kupfer
tanzt, bzw. driftet). Körnen würde hier mehr schaden als nützen.
In der Produktion wird noch unbearbeitetes Basismaterial maschinell
per CNC gebohrt, bevor es dann weiter verarbeitet wird.

> Es muss wohl doch eine Ätz-Toleranz-Geschichte sein.

Irrtum.
Kniffliger sind Deckungs- und Ausdehnungstoleranzen in der Produktion.
Da kann es schon mal zu Fehlern kommen, wo eine Doku zu einer
Leiterbahn keinen Kontakt hat. In kritischen Fällen könnte man sich
dann mit einem Teardrop-Pad behelfen. Ist aber längst aus der Mode.

> Es ist aber recht extrem, denn es sind beträchtliche Unterschiede - wohl
> mehrere Zehntel. Und scheinbar hat es auch die Leiterbahnen (0.3mm) in
> dem Bereich erwischt.

Das ist das Lehrgeld, dass du zahlen musst. Da muss jeder durch.

> Nunja das nächste Mal werde ich die Lötaugen größer machen.

Wie schon gesagt wurde, bist du da auf dem Holzweg. ;-b

[H-G S. (haenschen)]

Inkognito schrieb:
> Du hast das nicht verstanden. Für die Produktion dürfen im Layout
> keine Lötaugen-Ringe, sondern nur geschlossene Punkte (Pads,Vias)
> ohne LOCH sein.

War es etwa falsch einfach die Lay6-Datei (mit den 
Standard-Sprint-Lötaugen) an die Ätzfirma zu schicken ? Geht es noch 
anders ?



Könnte mir jemand das erklären:

"ich kann den kleinen Unterschied sehen zwischen den Lötaugengrößen und 
dies resultiert
wohl auch daraus, dass die Pads nicht auf der Ober- und Unterseite 
vorhanden waren.
Wenn die Lötaugen nur einseitig sind, kann es beim Ätzprozess zu 
Überatzungen führen,
da das Lötauge einseitig abgedeckt ist kann es zu Verschleppungen der 
Ätzflüssigkeit kommen."

Habe ich etwas falsch gemacht beim Layout-Design ?



BTW: PCB-Pool schickt mir noch eine Platine aus der Überproduktion :-)
Vielleicht ist die bessser.

[Inkognito (Gast)]

H-G S. schrieb:
> War es etwa falsch einfach die Lay6-Datei (mit den
> Standard-Sprint-Lötaugen) an die Ätzfirma zu schicken ?

Ich bin nicht mit Sprint vertraut, aber eigentlich ist das Programm
vorrangig für Bastler geschrieben worden und die brauchen zum
Bohren ein kleines Loch im Pad oder Via. Die Hersteller brauchen
diese Zentrierung nicht.

> Geht es noch anders ?

Schau mal in die Gebrauchsanleitung von Sprint, ob man diese
Löcher global für alle Pads und Vias deaktivieren kann.
Dann kann man auch die Layouts an Hersteller verschicken.

> Könnte mir jemand das erklären:
>
> "ich kann den kleinen Unterschied sehen zwischen den Lötaugengrößen und
> dies resultiert
> wohl auch daraus, dass die Pads nicht auf der Ober- und Unterseite
> vorhanden waren.

Ein THT-Pad ist gewöhnlich auf beiden Layern gleich groß.
Zwischen den Pads einer Kompenente kann es Unterschiede
geben in Form, Durchmesser und noch ein paar anderen
Parametern. Der Bohrdurchmesser ist an das betreffende Pad
gebunden und eine Gruppe von Pads gewöhnlich an den Footprint
der Komponente. Vias haben keine Komponente.

> Wenn die Lötaugen nur einseitig sind, kann es beim Ätzprozess zu
> Überatzungen führen,
> da das Lötauge einseitig abgedeckt ist kann es zu Verschleppungen der
> Ätzflüssigkeit kommen."

Da bildest du dir was ein. Tatsächlich werden Leiterplatten im
Subtraktions-Verfahren mit einer Galvanik hergestellt, so das ein
Metallresist die Leiterbahnen und Dukos vor dem Ätzmittel schützt.
Mit dem häuslichen Bastler-Ätzen hat das nicht viel gemein.

> Habe ich etwas falsch gemacht beim Layout-Design ?

Ein paar Fehler werden da wohl noch drin sein, weil du ja bekanntermaßen
etwas Belehrungsresistent bist.

> BTW: PCB-Pool schickt mir noch eine Platine aus der Überproduktion :-)
> Vielleicht ist die bessser.

Wenn die Vorlagen Käse sind und die Firma einen lausigen Service hat,
bin ich nicht sehr optimistisch.
Warum stellst du deine Herstellerunterlagen (Gerber und Drillfile)
nicht zur Sichtung ein?

[H-G S. (haenschen)]

Hier sind die exportierten Gerber Dateien sowie die originale Sprint 
Lay6 Datei die ich an PCB-Pool geschickt hatte.

Das nächste Mal schicke ich wohl lieber gleich Gerber Dateien an die 
Ätzfirma. Natürlich nachdem ich sie mit einem Viewer überprüft habe ...




Inkognito schrieb:
> Schau mal in die Gebrauchsanleitung von Sprint, ob man diese
> Löcher global für alle Pads und Vias deaktivieren kann.
> Dann kann man auch die Layouts an Hersteller verschicken.

Meinst du die Sache mit dem Körnen ? Das stand im Dialogfenster beim 
Exportieren, das ist aber standardmäßig deaktiviert.
Aber ich gucke trotzdem mal nach Löchern in der Anleitung :-)

[michael_ (Gast)]

Deine Lötpunkte sind so klein.
Selber schuld.

[Inkognito (Gast)]

H-G S. schrieb:
> Hier sind die exportierten Gerber Dateien sowie die originale
> Sprint
> Lay6 Datei die ich an PCB-Pool geschickt hatte.

Die Drill-Datei bitte als TEXT-Datei die man mit jedem Editor
(Notepad, Write, Word, o.a.) öffnen und lesen kann. Wie sich
das liest hab ich im Post oben schon geschrieben.
Das, was du da zum Download an bietest, scheint ein Drill-Plan
zu sein und dient dem Bohrmaschinisten nur als Orientierung ob
er mit der Skalierung der Bohrdaten keinen Konflikt hat.
Die Bohrdaten sind entweder nach Sieb&Meyer- oder Excellon-Standard
formatiert, aber da braucht sich der Layouter heutzutage nicht
mehr drum kümmern, weil der Maschinist beides verarbeiten kann.
Die Bohrungen (ca.2mm) im Drill-Plan sind da nämlich verdächtig
groß, aber die Darstellung kann täuschen.
Programmiert wird die CNC gewöhnlich mit der Drl-Datei im Txt-Format.
Die Drl-Tool (Werkzeugtabelle) mit den T-Zuordnungen muss ja auch
dabei sein, sonst weiß der Maschinist nicht, welchen Bohrer er
einsetzen muss und dann kommt dieser Murks dabei raus.
Problem ist dabei, dass manchmal Boards für Nadelbettadapter
(Google (Bilder) mal danach, damit du ein Vorstellung davon bekommst)
mit 2mm für die Testnadeln gebohrt werden. Wie soll der Maschinist
das unterscheiden?

> Das nächste Mal schicke ich wohl lieber gleich Gerber Dateien an die
> Ätzfirma. Natürlich nachdem ich sie mit einem Viewer überprüft habe ...

Ne, das nächste mal hörst du gefälligst auf die Leute hier, die
das auch beruflich machen und dich an ihrem Know-How teilhaben
lassen, wenn du da noch lernen musst. Ansonsten wird das für
dich teures Lehrgeld.

> Inkognito schrieb:
>> Schau mal in die Gebrauchsanleitung von Sprint, ob man diese
>> Löcher global für alle Pads und Vias deaktivieren kann.
>> Dann kann man auch die Layouts an Hersteller verschicken.
>
> Meinst du die Sache mit dem Körnen ? Das stand im Dialogfenster beim
> Exportieren, das ist aber standardmäßig deaktiviert.

Das Körnen ist nur ein Vergleich zum Metallbau, wo man gewöhnlich
erst körnt, bevor man bohrt. Bei Leiterplatten läuft das technologisch
anders und ist deshalb hier kein Thema.

Was steht da genau im Dialogfenster?

Du kannst dir ja die Layer mal mit gesetztem und mal nicht
gesetztem Häkchen zum Testen ausgeben und vergleichst die
mal im Gerber-Viewer oder auch in dem Format, dass du bereits
verschickt hattest.
In deinen Gerber-Cooper-Dateien sind jedenfalls keine Löcher
vorhanden, wie es auch sein soll. Nur wenn man den Drl-Plan
gleichzeitig mit anzeigt, sind auch Löcher im Gerber vorhanden,
aber der Hersteller wird die Layer einzeln verarbeiten und nicht 
kombiniert. Du schreibst ja, das du den Herstellern noch keine
Gerber-Dateien geschickt hast. Das war wohl ein Fehler. Jetzt weißt
du es besser. Immer nur geprüfte Gerber-Dateien, es sei denn, es wird
ausdrücklich auch eine andere Möglichkeit angeboten, z.B. eagle-BRD-
Dateien. Sprint wird bei den meisten Herstellern kaum eine Rolle
spielen und daher arbeiten die dann mit Gerber was jede PCB-Software
schon lange beherrscht.

> Aber ich gucke trotzdem mal nach Löchern in der Anleitung :-)

Kann auch unter Bohrlöcher, Bohrungen o.ä. zu finden sein.

[Inkognito (Gast)]

michael_ schrieb:
> Deine Lötpunkte sind so klein.
> Selber schuld.

Wenn du keine Ahnung hast, Klappe halten. Du möchtest sicher
auch nicht verspottet werden, oder?
Nicht die Pads sind zu klein, sondern die Bohrungen zu groß.

[michael_ (Gast)]

Inkognito schrieb:
> Wenn du keine Ahnung hast, Klappe halten.

Mach das lieber selber!
Die Bohrungen sind 0,7.

Der Hersteller hat genau das gemacht, was ihm übermittelt wurde.

[Inkognito (Gast)]

michael_ schrieb:
> Der Hersteller hat genau das gemacht, was ihm übermittelt wurde.

Dann guck dir noch mal die ERSTEN Leiterplatten des TO
von 14.08.2016 21:44 genauer an. Die waren nämlich von Bilex.
Danach hat der TO bei PCB-Pool bestellt und anscheinend
korrekt gebohrte Leiterplatten geliefert bekommen.

michael_ schrieb:
> Mach das lieber selber!

Wozu? Ich helfe dem TO wenigstens. Du sülzt doch nur rum.

> Die Bohrungen sind 0,7.

Ja jetzt (PCB-Pool). Wann der TO das geändert hat, ist UNS entgangen.
Tatsächlich sollen in dem Layer aber keine Bohrungen sein, wenn
ein Hersteller die Leiterplatten machen soll. Ich hab nur den gEDA-
Gerber-Viewer benutzt, der mir adhoc nicht die Bohrdurchmesser
anzeigt. Visuell scheinen die zu groß zu sein, aber ich schrieb
ja bereits, dass auch ein Darstellungsfehler sein kann.

[H-G S. (haenschen)]

Das Bild im Viewer sieht aber seltsam aus:

Die Lötaugen des IC bei "A" müssten 1.5 aussen und 0.7 innen sein.
Die bei der Stiftleiste "B" sollten 1.7 aussen und 0.8 innen sein.


Es sieht auf dem geposteten Viewer Bild aus als wäre ein gewaltiger 
Größenunterschied zwischen den 2 Lötaugen.

Edit: nagut, es addieren sich 0.3 (Bohrung plus Aussendurchmesser 
Aufschlag)  :-)



Übrigens ist die Überproduktions-Platine heute gekommen.
Die hat zwar mehr breitere IC-Lötaugen als die erste Platine aber auch 
einen fiesen Kratzer durch eine Leiterbahn. Ich könnte den bestimmt 
verzinnen ... mal schauen welche Platine ich später benutzen werde.

[michael_ (Gast)]

Inkognito schrieb:
> Dann guck dir noch mal die ERSTEN Leiterplatten des TO
> von 14.08.2016 21:44 genauer an.

Mach ich nicht!
Ich habe die einzigen Gerberdaten dargestellt.
Keine Ahnung, wo er die hingeschickt hat.

Inkognito schrieb:
> Ich hab nur den gEDA-
> Gerber-Viewer benutzt, der mir adhoc nicht die Bohrdurchmesser
> anzeigt.

Dein Problem.

H-G S. schrieb:
> Die Lötaugen des IC bei "A" müssten 1.5 aussen und 0.7 innen sein.
> Die bei der Stiftleiste "B" sollten 1.7 aussen und 0.8 innen sein.

Die Bohrung für die IC hab ich gemessen, sind 0,7mm. Eigentlich normal.
Warum sollte es Probleme beim einlöten geben?
Falls ich Lust habe, kann ich die evtl. auch noch messen.
Mach das doch selber! Target kann auch Gerber einlesen und darstellen.

[michael_ (Gast)]

Inkognito schrieb:
> Ich hab nur den gEDA-
> Gerber-Viewer benutzt, der mir adhoc nicht die Bohrdurchmesser
> anzeigt. Visuell scheinen die zu groß zu sein, aber ich schrieb
> ja bereits, dass auch ein Darstellungsfehler sein kann.

Visuell oder Darstellungsfehler zählen nicht.
Die Durchmesser sind exakt in der Drill-Datei enthalten.

; Drill file
; Format: 2.4 (00.0000)
M48
INCH
T01C0.0197
T02C0.0276
T03C0.0315
T04C0.0354
T05C0.0394
T06C0.1181

Nur noch in mm umrechnen, fertig.

[H-G S. (haenschen)]

Ich habe einen brauchbaren kostenlosen Gerber-Viewer gefunden:

GerberLogix ... schaut alles normal aus, die Lötaugen haben die richtige 
Größe.


Edit: die Unschärfe kommt vom Screen-Capture-Tool in Windows 10 ... ich 
verstehe nicht dass das so eine miese Bildqualität ereugt wenn man ein 
wenig das Bild skaliert. Im Viewer sieht es aber alles scharf aus.

[Wolfgang (Gast)]

H-G S. schrieb:
> die Unschärfe kommt vom Screen-Capture-Tool in Windows 10

Wohl eher an der JPG Kompression. Da kann Windows 10 nichts für.

[Anti Falk (Gast)]

Zumindest ist der Bildformatefascho jetzt zufrieden...

Ansonsten ignorier einfach was Falk sagt, PNG ist absolut in Ordnung für 
Layouts, auch mit mehreren Megabyte. Du musst halt wissen der hat ausser 
seiner Bildformate "Kritik" sonst nix.

[Forist (Gast)]

Anti Falk schrieb:
> PNG ist absolut in Ordnung für Layouts, auch mit mehreren Megabyte.

Dann erzähl mal, wie du bei einem Layout auf mehrere Megabyte kommen 
möchtest, ohne das Bild vorher durch eine Antialiasingmühle oder einen 
JPEG-Matscher gedreht zu haben.

[H-G S. (haenschen)]

Hat jemand Zugang zum Leiterplattenstandard "ipc-a-600h" ?
Da sollte drinstehen wieviel Toleranz für einen Lötaugendurchmesser 
zulässig ist.

Das PDF dazu kostet 240 Euro das ist mir u teuer für einmal reingucken 
:-)

[Inkognito (Gast)]

IPC gilt in Europa sowieso nicht. Das brauchen Firmen für den Export.

H-G S. schrieb:

> zulässig ist.

Was willst du Bastelanfänger denn mit "zulässig"?

[H-G S. (haenschen)]

Inkognito schrieb:
> Was willst du Bastelanfänger denn mit "zulässig"?

Es wäre gut zu wissen wieviel Zehntel beim Ätzen an einem Lötauge 
verloren  gehen dürfen wenn man eine Leiterplatte anfertigen lässt.
Dann könnte man von vornherein etwas draufschlagen beim Layouten.

[michael_ (Gast)]

Hör endlich auf zu jammern!
Deine Leiterzüge sind 0,3mm. Der Restring ist genauso, bzw. etwas 
dicker.
Also stimmt das mit den 0,4mm.
In EAGLE ist die schmalste Stelle nur 0,3mm.
Aaaaber, die haben eine ovale Form.
Hättest du ja auch machen können.
Schau es dir mal an.

Löte deine BE ein. Wenn deine Lötspitze nicht fein genug ist, dann 
besorge dir eine.
Bei dir ist ja jede kleine Sache ein Problem.
Mal sehen, was demnächst kommt.

[H-G S. (haenschen)]

Wisst ihr was ich gerade gesehen habe ?

Beim genauen Betrachten der PCB-Pool-Platine Nr.1 im perfekten 
Morgensonnen-Licht sah ich dass die Lötaugen eigentlich doch alle 
gleichgroß ausehen und sogar lötgeeignete Restringe haben.

Ich glaube beim Foto Machen mit der Handykamera muss irgend so ein 
optischer Verzerrungs-Effekt aufgetreten sein der die Lötaugen-Restringe 
auf den Fotos kleiner macht.


Das freut mich ungemein denn ich hatte die letzten Tage schon richtig 
Angst vor dem Einlöten der Bauteile :-)
Jetzt habe natürlich fälschlicherweise PCB-Pool genötigt mir eine gratis 
Überproduktions-Platine zu schicken ... peinlich, peinlich.

[Georg (Gast)]

H-G S. schrieb:
> Beim genauen Betrachten der PCB-Pool-Platine Nr.1 im perfekten
> Morgensonnen-Licht

Und daraus machst du hier einen Monsterthread mit 155 Posts? 
Rekordverdächtig.

Georg

[Inkognito (Gast)]

Georg schrieb:
> Und daraus machst du hier einen Monsterthread mit 155 Posts?
> Rekordverdächtig.
>
> Georg

Wohl umgekehrt proportional zum IQ des TO, schon wie er schreibt:
"Foto Machen", statt fotografieren. Muss ein Schüler sein.

[michael_ (Gast)]

Georg schrieb:
> Und daraus machst du hier einen Monsterthread mit 155 Posts?
> Rekordverdächtig.

Aber bitte!
Die sind doch alle nicht von ihm. Wir sind darauf reingefallen.
Aber ehrlich ist er wenigstens :-)

[H-G S. (haenschen)]

Böse Überraschung heute in der Post:


Eine Rechnung von DHL-Express über 40 Euro, weil sie die Zollabfertigung 
übernommen haben in Leipzig.

Der Warenwert war etwa 56 Euro aus China.
Als Einfuhrumsatzsteuer wurde 26,34  Euro berechnet.
Kapitalbereitstellungsprovision sind 12,50 Euro.
Dazu nochmal 2,40 Euro Umsatzsteuer.


Also am Ende insgesamt 90 Euro für 5 Platinen aus China ...
Insgesamt betrachtet kann ich wohl sagen dass wenn ich gleich bei 
PCB-Pool bestellt hätte wäre ich am besten gefahren :-)
Das hätte mich dann etwa 140 Euro gekostet anstelle von nun insgesamt 
220 Euro mit den vermurksten Bilex-Platinen eingerechnet.

Eine 80 Euro Spassbonanza war das :-)

[H-G S. (haenschen)]

Das Ding funktioniert !  :-)

Erst war ich verwirrt weil beim Einschalten nichts passierte, aber nach 
einer Sekunde etwa blinkte das Testprogramm (70 Bytes lang) die LEDs und 
den (lauten) Piepser. Der Reset dauert etwa 1 Sekunde mit dem 
Kondensator.

Ich habe auch vorsichtshalber nur einen 1MHz Quartzoszillator 
eingelötet, damit ich kein EMI erzeuge.

Ich werkel gerade am Code für den Tastenabfrage-Interrupt und die 
I/O-Aktualisierungs-Unterprogramme. Ich musste alles mit Schleifen 
machen und daher dauert eine I/O-Aktualisierung (Out+In) etwa 5ms. Der 
ganze Tastenabfrage-Interrupt wird dann etwa 5-25ms dauern (je nach 
Taste) und wird alle 50ms ausgelöst.

Ich habe keine Pullups an die Ports der CPU gelötet, welche die 6 
Schieberegister steuern. Ich kann die Signale mit voller 
X2-Geschwindigkeit der CPU ansteuern und die Schieberegister 
funktionieren (der Schiebetakt).

[1N 4. (1n4148)]

Bisschen paranoid bist du ja schon, oder? Angst vor dem Löten, Angst vor 
EMI, vertraust Du dem Spannungsregler einfach so oder selektierst du den 
vor dem Bau gegen ein Spannungsnormal?

Kleiner Tipp fürs nächste Mal: Leiterbahnen nur so dünn wie nötig.

[H-G S. (haenschen)]

1N 4. schrieb:
> Bisschen paranoid bist du ja schon, oder? Angst vor dem Löten, Angst vor
> EMI, vertraust Du dem Spannungsregler einfach so oder selektierst du den
> vor dem Bau gegen ein Spannungsnormal?

Ich habe eine TVS-Diode (14V) an den Stromeingang gelötet :-)

Was war ich verwirrt als das Ding keine Markierung für die Kathode hatte 
... weil es bidirektional war.