Hi, Ich habe eine erste Platine erstellt und hätte ganz gern ein paar Meinungen dazu. Die Platine soll mit 48V versorgt werden. Mit einem DC/DC-Wandler sollen 5V für den Controller und andere ICs bereitgestellt werden. Die 48V werden dann Per Stecker wieder an eine andere Platine weitergegeben. Der CAN-Bus und I²C sollen ebenfalls per Stecker auf eine andere Platine weitergegeben werden. Die 48V Leitungen zur anderen Platine müssen bis zu 5A liefern. 4 Taster sind an den µC angeschlossen (1xReset, 3x Interrupt-Quelle). Andere Pins werden per Mikromatch an eine andere Platine weitergegeben oder per Stiftleiste zugägnlich gemacht. Wie ist eure Meinung zu dem Layout?
Hast du einen Linearregler um die 48V zu 5V zu regeln?? Wenn ja, dann heizt du die gesamte Umgebung mit und der Ruhestrom ist auch sehr hoch. Wäre ein getakteter Regler(Buck-Converter) nicht eine bessere Lösung?
Controller natürlich nur mit einem n. Ich überlege gerade, wie ich mit einem Scheunentor winken könnte. Über dem Beitragsfeld steht "Bitte das JPG-Format nur für Fotos und Scans verwenden!" Außerdem wird auf den Artikel 'Bildformate' hingewiesen, in dem steht "Technische Zeichnungen: SVG oder PNG Zu technischen Zeichnungen gehören Schaltpläne […]" Zusätzlich wird vor dem Hochladen ein Hinweis "JPG-Dateien NUR für Fotos und Scans verwenden" angezeigt, den man bestätigen muss. Offensichtlicher kann man es doch nicht mehr machen. Aus irgendeinem Grund fällt mir der Spruch ein "Jeden Morgen steht ein Dummer auf."
Der Abblockk-C links unter dem Controller ist nicht mit GND verbunden.
TM F. schrieb: > Hast du einen Linearregler um die 48V zu 5V zu regeln?? Wenn ja, > dann > heizt du die gesamte Umgebung mit und der Ruhestrom ist auch sehr hoch. > Wäre ein getakteter Regler(Buck-Converter) nicht eine bessere Lösung? Es ist ein DC/DC Wandler RECOM R-78HB5.0-0.5. Ist also ein Schaltregler
Hast du an den SMD-Bauteilen, welche an GND angeschlossen sind, thermal Pads? Sonst ist es mühsam, diese Pins zu löten. (Funktionell keinen Unterschied)
Was mir als erstes auffällt: - Die Flächen sind extrem verschnitten. Ich bin mir ziemlich sicher, dass man das meiste davon auf eine Seite quetschen kann. - Für so viel Platz sind die Leiterbahnen ziemlich dünn.
Be S. schrieb: > Was mir als erstes auffällt: > - Die Flächen sind extrem verschnitten. Ich bin mir ziemlich sicher, > dass man das meiste davon auf eine Seite quetschen kann. > - Für so viel Platz sind die Leiterbahnen ziemlich dünn. Wenn ich alle Leitungen auf eine Seite lege entstehen ziemlich viele Inseln ohne Masse-Anbindung. Dann ist es doch eher unschön sich das Potential von der andere Seite per Via zu holen oder?
TM F. schrieb: > Hast du an den SMD-Bauteilen, welche an GND angeschlossen sind, > thermal > Pads? > Sonst ist es mühsam, diese Pins zu löten. (Funktionell keinen > Unterschied) Habe ich jetzt berücksichtigt. Danke
alesko schrieb: > Wenn ich alle Leitungen auf eine Seite lege entstehen ziemlich viele > Inseln ohne Masse-Anbindung. Dann ist es doch eher unschön sich das > Potential von der andere Seite per Via zu holen oder? Ich beschränke die Massefläche meistens auf die untere Seite und habe oben keine Fläche. Das hat den Vorteil, dass zumindest eine Seite eine durchgängige Fläche hat. Kleine Verschnitte (z.B. Kreuzen von Leiterbahnen) lasse ich zu und sind meist unvermeidbar.
alesko schrieb: > Wenn ich alle Leitungen auf eine Seite lege entstehen ziemlich viele > Inseln ohne Masse-Anbindung. Dann ist es doch eher unschön sich das > Potential von der andere Seite per Via zu holen oder? Genau anders rum. Es ist eigentlich gängige Praxis die Masseanbindung über einen separaten Layer zu führen und alle Masse Pins, die man auf der Top Seite hat, direkt mit Vias an den Masse Layer zu binden.
Ben S. schrieb: > alesko schrieb: >> Wenn ich alle Leitungen auf eine Seite lege entstehen ziemlich viele >> Inseln ohne Masse-Anbindung. Dann ist es doch eher unschön sich das >> Potential von der andere Seite per Via zu holen oder? > > Genau anders rum. Es ist eigentlich gängige Praxis die Masseanbindung > über einen separaten Layer zu führen und alle Masse Pins, die man auf > der Top Seite hat, direkt mit Vias an den Masse Layer zu binden. Also da bin ich leider nicht so ganz sicher, da ich jetzt schon mehrere verschiedene Meinungen zu dem Thema gehört habe. Kann es denn sein, dass es bei meiner Platine aufgrund der jetzigen Masse-Verteilung zu Funkions-Störungen kommt?
@ alesko (Gast) 1.JPG 179 KB, 92 Downloads 2.JPG 103 KB, 101 Downloads 3.JPG 107 KB, 93 Downloads Bildformate. PNG ist hier das Mittel der Wahl.
alesko schrieb: > Die Signal-Leitungen 0,25mm und die Vias davon 0,3mm > 5V: 1mm und Vias 1,1mm Via Aussendurchmesser? Nie und Nimmer. Das QFP ist Pitch 0,5 oder 0,65. Wenn das Via Bohrungsdurchmesser 0.3mm ist hat das einen Aussendurchmesser von 0,6mm best case. Dann passen da im Raster des QFP niemals die Vias nebeneinander. Bitte Vias kontrollieren! rgds
alesko schrieb: > Ich habe eine erste Platine erstellt und hätte ganz gern ein paar > Meinungen dazu. Im übrigen: Warum machst Du oben und rechts am Controller zur Stiftleiste und den Widerständen einen Lagenwechsel? Das sollte mit etwas Phantasie problemlos auf einer Lage gehen und dann sparst Du Dir die Via-Staffette (mit den oben genannten Problemen). rgds
alesko schrieb: > Also da bin ich leider nicht so ganz sicher, da ich jetzt schon mehrere > verschiedene Meinungen zu dem Thema gehört habe. > Kann es denn sein, dass es bei meiner Platine aufgrund der jetzigen > Masse-Verteilung zu Funkions-Störungen kommt? Ein Via bringt natürlich immer gewisse Nachteile. Dennoch sind sie für einen Platinien Layouter lebensnotwendig, da er ja sonst nicht alle Leitungen verbinden kann. Also ist die Frage welches das kleinere Übel ist, um zu wissen wo und wie man seine Vias Platziert. Erste Manko an einem Via: es ist nicht genau so belastungsfähig mit Strömen wie eine einfache Leitung mit selber Breite. Da ja bekanntlich ein Loch mittem im Via steckt. Da sind dann die Leute dabei, die dann sagen:"Bloß keine Vias bei Ground und VCC Leitungen." Die Strombelastungen wirst du aber mit µC Schaltungen kaum oder nie hin bekommen. Und wenn mal doch, dann setze einfach mehrere. Zweiter Nachteil: Bei HF Leitungen Strahlen Vias, da sie einen Knick in der Leitung verursachen. Da VCC und Ground Leitungen in der Regel ihre Pegel nicht verändern sind daher Vias in VCC und Ground Leitungen immer vorzuziehen, als in Leitungen die ständig Schalten. Dritter Nachteil: Vias sind bei schlecht verarbeiteten Platinen eine potenzielle Fehlerursache. Brüche in Vias sind schwer zu erkennen. Ich sage jetzt nicht, dass Vias andauernt kaputt gehen aber eine Leitung ohne Via ist besser als eine Leitung die unnötig zwei Lagenwechsel macht. So Ziemlich alle Leitungen, die von deinem AT90... abgehen machen unnötige Lagenwechsel, das verlängert auch unnötig die Leitungen (geringe Ohmische Verluste) Mein Tipp: Versuche so viele Leitungen wie möglich auf der Oberseite unter zu bringen. Natürlich nur wenn nicht unnötig lange Schleifen enstehen aber das sehe ich auf deiner Platine nicht. Dann machst du die restlichen Flächen mit der Ground fläche voll. Oben und Unten. Beide Groundflächen verbindest du mit mehreren Vias quer über die Platine verteilt. Ich platziere an Ground Pins immer gleich ein Via. So erlegst du mehrere Fliegen mit einer Klappe. Du vermeidest Inseln, du hast auf der Ganzen Platine ein gleichmäßiges Ground Potenzial, da es kaum engstellen gibt und du verbesserst deine Schaltung mit besseren EMV Werten, da die großen Ground Flächen schirmen.
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Bearbeitet durch User
Ben S. schrieb: > Erste Manko an einem Via: es ist nicht genau so belastungsfähig mit > Strömen wie eine einfache Leitung mit selber Breite. Das stimmt in aller Regel nicht, was immer "selbe Breite" heisst. Die Lochwandung eines Via hat eine "Breite" von Bohrdurchmesser mal Pi (bekannt aus der Schulmathematik?). Also entspricht selbst ein 0.3mm-Via einer Leiterbahn von 1 mm Breite und ist daher höher belastbar als die Leiterbahn, selbst wenn man berücksichtigt, dass die Kupferstärke im Loch geringer ist. Die mangelnde Belastbarkeit von Vias ist nur ein urbaner Mythos, der ohne Nachprüfung immer wieder und wieder erzählt wird, aber noch nie zutreffend war, jedenfalls nicht für professionell hergestellte LP. Ben S. schrieb: > Dritter Nachteil: Vias sind bei schlecht verarbeiteten Platinen eine > potenzielle Fehlerursache. Das auch. Rechne mal nach, wieviele Zintillionen Vias auf der Welt in Einsatz sind und wieviele davon kaputtgehen - die Zuverlässigkeit von Vias ist astronomisch hoch. Georg
Ohne den Rest bewerten zu wollen... Warum dieses hin und her Hüpfen der +5V? Wenn man die außen um die Verbinder herum führt, wo ich jetzt nichts sehe, was dagegen sprechen würde, können die +5V immer auf dem selben Layer bleiben. Ich meine hier die dicken, grünen Leiterzüge oben bei dem Spannungsregler und unten bei der mit I²C Bus bezeichneten Steckverbindung. Dann fällt mir auf, das die Taster auf der linken Seite +5V Schalten und der unten anscheinen Masse. Das sollte man vielleicht vereinheitlichen und alle Taster gegen Masse schalten. Frank
Hallo, du kannst definitiv noch sehr viel verbessern. Zuerst würde ich an deiner Stelle mal gucken, ob du die Platzierung der Bauteile nicht noch verbessern kannst. Du hast auf dem obersten Layer noch sehr viel Platz und ein paar Bauteile liegen doch sehr nah zusammen. Wenn du von Hand löten willst, könnte das ziemlich fummelig werden. Sind auch Bauteile auf der Rückseite erlaubt? Dann würde ich z.B. den einen Abblockkondensator, der oben rechts am IC sitzt auf die Rückseite packen. Mit dem eingesparten Platz auf Top kannst du die Leitungen der oberen IC-Kante ganz leicht auf dem oberen Layer verlegen. Ich kann das zwar nicht so gut erkennen, aber die Leitungen, die vom IC nach rechts verlaufen, müsstest du auch komplett auf Top verlegen können. Gleiches gilt für die Leitungen, die zur Stiftleiste, welche links vom IC liegt, laufen. Und so weiter. Die restlichen Leitungen, die du auf dem Bottom Layer verlegen musst, würde ich auf Bottom so kurz wie möglich machen, damit es nur kleine Ausschnitte der GND-Plane auf dem Bottom-Layer gibt. Bottom würde ich komplett mit GND füllen und die unnötigen Lagenwechsel der Versorgungsleitungen vermeiden. Abblockkondensatoren sollten immer so nah wie möglich an den Eingangspins eines ICs oder Spannungswandlers liegen. Ich würde vor allem nochmal prüfen, ob die Kapazität am Eingang des Spannungswandlers ausreicht.
Ben S. schrieb: > Erste Manko an einem Via: es ist nicht genau so belastungsfähig mit > Strömen wie eine einfache Leitung mit selber Breite. Ein Via ist niemals eine Schwachstelle: http://www.andus.de/leiterplatte/strombelastbarkeit.php http://www.preis-ing.de/index.php/de/extras/alle-berechnungen/berechnung-widerstand-von-vias
Vielen Dank für eure Anmerkungen. Ich werde versuchen, unnötige Lagenwechsel zu vermeiden. Die Vcc Leitung habe ich so geführt, um sie möglichst kurz zu halten, da sie auf der zweiten Platine auch noch eine relativ große Ausdehnung haben wird. Die Lagenwechsel habe ich so oft gemacht um auf beiden eine möglichst große GND-Fläche zu erreichen. Aber wenn es layouttechnisch nicht nachteilig ist, das GND-Potential per Via von der Rückseite zu holen können nahezu alle Leitungen auf der Oberseite verlegt werden. Eine Überarbeitung kommt im Laufe des Vormittags.
Angehängte Dateien:
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1_edit.PNG
19 KB -
2_edit.PNG
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3_edit.PNG
14 KB
Das ist nun der Stand. Die Widerstände (Pull-Down für Transistor) sind auf die andere Platine gewandert, da dort mehr Platz ist. Ist es sinnvoll die freien Flächen ohne GND auf der TOP-Seite per Via mit GND zu verbinden?
Ich werde die Leitungen jetzt allerdings noch auf eine Breite von 0,3mm setzen. Wie groß sollte dann der DuKo Durchmesser und der DuKo Bohrdurchmesser sein?
Du solltest deine Zuordnung prüfen. In den Bildern ist der Lötstop der falschen Seite zugeordnet. Lötstop-Lage für Top ist bei Bottom mitgeplottet und umgekehrt. Falls der Leiterplattenhersteller stur nach Filenamen geht wird die Leiterplatte nicht zu gebrauchen sein.
@ alesko (Gast) >1_edit.PNG 19,1 KB, 38 Downloads Besser, aber noch nicht gut. Man braucht mehr Auflösung. Im Idealfall druckst du es als PDF, das ist verlustfrei skalierbar. >Ist es sinnvoll die freien Flächen ohne GND auf der TOP-Seite per Via >mit GND zu verbinden? Ja. Deine Signael erscheinen mir recht dünn, das ist hier gar nicht nötig. Man kann die locker mit 0,3mm Breite verlegen. So einfach wie möglich, so komplex wie nötig.
Layouter schrieb: > Du solltest deine Zuordnung prüfen. In den Bildern ist der Lötstop > der > falschen Seite zugeordnet. Lötstop-Lage für Top ist bei Bottom > mitgeplottet und umgekehrt. Falls der Leiterplattenhersteller stur nach > Filenamen geht wird die Leiterplatte nicht zu gebrauchen sein. Woran siehst du das? Ich weiß gerade nicht genau was du meinst
Das ist der Stand jetzt. Leiterbahnbreite Signale: 0,3mm DoKu Durchmesser: 0,35mm DoKu Bohrdurchmesser 0,25mm Leiterbahnbreite Vcc: 1mm DoKu Durchmesser: 1,1mm DoKu Bohrdurchmesser: 1mm Sind das Werte die so gefertigt werden können? (MultiCB)? Die Leitung mit den DuKos um GND-Potential auf die Oberseite zu ziehen muss leider verlegt werden. Hier reicht es nicht wie bei EAGLE eine Doku zu setzen. Deshalb wirkt das etwas wirr.
@alesko (Gast) >Das ist der Stand jetzt. Hmm. >Leiterbahnbreite Signale: 0,3mm Sieht man auf dem Bild nicht, ein PDF wäre hier im Vorteil. >DoKu Durchmesser: 0,35mm >DoKu Bohrdurchmesser 0,25mm Kann man machen, das ist noch Standard. Aber für diese einfache Platine ist das Overkill, 0,6mm VIAs reichen hier locker. >Leiterbahnbreite Vcc: 1mm >DoKu Durchmesser: 1,1mm >DoKu Bohrdurchmesser: 1mm OK. >Sind das Werte die so gefertigt werden können? (MultiCB)? Ja.
Falk B. schrieb: > @alesko (Gast) > >>Das ist der Stand jetzt. > > Hmm. > >>Leiterbahnbreite Signale: 0,3mm > > Sieht man auf dem Bild nicht, ein PDF wäre hier im Vorteil. > >>DoKu Durchmesser: 0,35mm >>DoKu Bohrdurchmesser 0,25mm > > Kann man machen, das ist noch Standard. Aber für diese einfache Platine > ist das Overkill, 0,6mm VIAs reichen hier locker. > >>Leiterbahnbreite Vcc: 1mm >>DoKu Durchmesser: 1,1mm >>DoKu Bohrdurchmesser: 1mm > > OK. > >>Sind das Werte die so gefertigt werden können? (MultiCB)? > > Ja. Die Platzierung des Spannungsreglers hab ich geändert. Bei der Erstellung der PDF über Plot erstellt er für jeden Layer eine einzelne PDF. Ist das sinnvoll?
Mache bei den Abblockkondensatoren noch Vias auf die untere GND-Plane. Sonst hast du sehr lange Wege, bis du beim Ursprung bist.
Die einsamen Masseinseln ohne Potentialanschluß sollte man besser weglassen.
Falk B. schrieb: > Die einsamen Masseinseln ohne Potentialanschluß sollte man besser > weglassen. Aber im Prinzip haben sie doch Masse-Anschluss. Dort sind DuKos vorgesehen. Sind allerdings in der PDF nicht zu sehen
@ alesko (Gast) >> Die einsamen Masseinseln ohne Potentialanschluß sollte man besser >> weglassen. >Aber im Prinzip haben sie doch Masse-Anschluss. Dort sind DuKos >vorgesehen. Sind allerdings in der PDF nicht zu sehen Na dann, wenn's scheeee moacht ;-)
Falk B. schrieb: > @ alesko (Gast) > >>> Die einsamen Masseinseln ohne Potentialanschluß sollte man besser >>> weglassen. > >>Aber im Prinzip haben sie doch Masse-Anschluss. Dort sind DuKos >>vorgesehen. Sind allerdings in der PDF nicht zu sehen > > Na dann, wenn's scheeee moacht ;-) Das war ja meine Frage ob das designtechnisch unschön ist. Aber weiter oben hieß es ja, dass das sinnvoll ist.
alesko schrieb: > Layouter schrieb: >> Du solltest deine Zuordnung prüfen. In den Bildern ist der Lötstop >> der >> falschen Seite zugeordnet. Lötstop-Lage für Top ist bei Bottom >> mitgeplottet und umgekehrt. Falls der Leiterplattenhersteller stur nach >> Filenamen geht wird die Leiterplatte nicht zu gebrauchen sein. > > Woran siehst du das? Ich weiß gerade nicht genau was du meinst Wenn du mal das File 3.1.png anschaust, dann ist dort grün das Layout der Lötseite und beige der Lötstoplack der Bestückungsseite in einem Plot. Das macht ja wohl keinen Sinn. Sowas sollte eigentlich sofort auffallen.
Layouter schrieb: > alesko schrieb: >> Layouter schrieb: >>> Du solltest deine Zuordnung prüfen. In den Bildern ist der Lötstop >>> der >>> falschen Seite zugeordnet. Lötstop-Lage für Top ist bei Bottom >>> mitgeplottet und umgekehrt. Falls der Leiterplattenhersteller stur nach >>> Filenamen geht wird die Leiterplatte nicht zu gebrauchen sein. >> >> Woran siehst du das? Ich weiß gerade nicht genau was du meinst > > Wenn du mal das File 3.1.png anschaust, dann ist dort grün das Layout > der Lötseite und beige der Lötstoplack der Bestückungsseite in einem > Plot. Das macht ja wohl keinen Sinn. Sowas sollte eigentlich sofort > auffallen. Grün ist die Kupferfläche auf der Bottom-Seite. Beige sind die Pads auf der Top-Seite.
alesko schrieb: > So etwas bekomme ich dabei raus Prüfe nochmal die Vias. Die sollten einen Duchmesser von 0,3mm Bohrung und Restrand 0,15mm haben um sie bei den gängigen Herstellern zu fertigen, das gibt dann Kupferdurchmesser 0,6mm. Das sieht auf den "Filmen" aber anders aus. rgds
6a66 schrieb: > alesko schrieb: >> So etwas bekomme ich dabei raus > > Prüfe nochmal die Vias. > Die sollten einen Duchmesser von 0,3mm Bohrung und Restrand 0,15mm haben > um sie bei den gängigen Herstellern zu fertigen, das gibt dann > Kupferdurchmesser 0,6mm. Das sieht auf den "Filmen" aber anders aus. > > rgds Bei KiCad sind dafür zwei Werte einzustellen: -DuKo Durchmesser -DuKo Bohrdurchmesser Also dann: DuKo Durchmesser=0,45mm DuKo Bohrdurchmesser=0,3mm oder DuKo Durchmesser=0,6mm DuKo Bohrdurchmesser=0,3mm Werde aus den Werten bei KiCad nicht wirklich schlau
alesko schrieb: > 0,3mm Bohrung und Restrand 0,15mm Restrand ist mir neu, normalerweise ist von Restring die Rede, und wenn der Ring 0,15 mm breit sein soll, dann ist der Paddurchmesser um minimal 2 x Restring grösser als der Bohrdurchmesser. Georg
Georg schrieb: > Restrand ist mir neu, normalerweise ist von Restring die Rede, und wenn > der Ring 0,15 mm breit sein soll, dann ist der Paddurchmesser um minimal > 2 x Restring grösser als der Bohrdurchmesser. Ack, war gemeint. Montag :) alesko schrieb: > Bei KiCad sind dafür zwei Werte einzustellen: > -DuKo Durchmesser > -DuKo Bohrdurchmesser Richtig. Die Durchkontaktierung hat eine Durchmesser von 0,6mm, gebohrt werden 0,3mm, bleibt ein Restring von 0,15mm - der wird benötigt um die Duko technisch tatsächlich fertigen zu können. Auf den Filmen ist dann eben ein Pad (mit oder ohne Loch je nach Darstellung) von 0,6mm Durchmesser sichtbar. Bei Dir nicht. rgds
alesko schrieb: > Grün ist die Kupferfläche auf der Bottom-Seite. > Beige sind die Pads auf der Top-Seite. Das ist mir klar. Was ich nicht verstehe warum man die beiden zusammen plottet?
Layouter schrieb: > alesko schrieb: > >> Grün ist die Kupferfläche auf der Bottom-Seite. >> Beige sind die Pads auf der Top-Seite. > > Das ist mir klar. Was ich nicht verstehe warum man die beiden zusammen > plottet? Das ist jetzt nicht für die Fertigung gedacht. Hätte die Pads auf der Top-Seite auch ausblenden können wenn ich die Bottom-Seite zeige ^^
@ alesko (Gast) >Das war ja meine Frage ob das designtechnisch unschön ist. Aber weiter >oben hieß es ja, dass das sinnvoll ist. Es ist sinnvoll bis nötig, freie Masseflächen auf ein definiertes Potential zu legen. Aber es ist NICHT sinnvoll, jeden kleinen Zwischenraum mit einer Masseinsel zu füllen.
Du könntest 5V noch als Plane links und rechts außen entlang führen. Den 5V-Regler könntest du um 180° drehen und an die rechten rechte Platinenkante schieben, dann ist die Zuleitung schön kurz und vom Ausgangspin kannst du dann die 5V-Plane besser wegführen.
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