Moin! Muss mich als Neuling der High-Speed Szene outen. Habe mich zunächst über diverse Literatur informiert, was generell wichtig ist, wenn man ein PCB mit z.B. einem FPGA plant bezüglich SI usw... Nun ist mir die Vorgehensweise aber noch nicht klar, darum ein paar Fragen an die Profis hier. Ich bedanke mich schon einmal im Voraus für die Hilfe. Noch Hinweise: ich benutze Altium Designer 16 Ich möchte ein kleines FPGA-Board bauen mit SRAM, Flash, SSD-Karte und einer Schnittstelle. Allerdings möchte ich für dieses Board schon seriennahe Maßstäbe ansetzten, was EMV und Qualität betrifft. Zusetzlich möchte ich mich bezüglich der Produktion im Standard bewegen, wenn möglich, also 1,55mm PCB-Stärke, Standard-Stärken im Kupfer, Leiterbahnabständen und Breiten usw. - um Kosten zu sparen - trotzdem soll das PCB möglichst klein werden, obwohl ich keine Platzvorgaben hab. Es muss da also ein Konsens her. Nur so im Groben...Preis spielt nicht so die Geige, das Teil sollte aber noch vertretbar ökonomisch bleiben :-) Nach meinen Recherchen und reichlich Literaturgenuss würde ich mich für einen 8-Layer-Sstack entscheiden (so wie nach Barry Olney). Fragen: Frage 1) Wie mach ich jetzt weiter? Wie komme ich an die Wellenwiderstände? Wie komme ich an die Materialien, Layer-Stärken? Muss ich erst die Pin-Impedanzen wissen, um dann die Z0-Impedanzen (Wellenwidersände) zu kennen, mit denen ich dann später die Leiterbahnstrukturen berechne (über Altium)? Bekomme ich die Pin-Impedanzen vom FPGA-Hersteller oder aus dem FPGA-Datenblatt? Oder muss ich erst beim PCB-Hersteller die Materialien und Layerstärken des PCB erfragen oder was benötigt der PCB-Hersteller wieder vorher noch für Infos? Habe gehört, man muss vorher die möglichen Leiterbahnbreiten wissen, wofür man vorher aber die Impedanzen ja wissen muss...das verwirrt mich jetzt hier. In den Youtube-Tutorials wird zwar fleißig im Layer-Stack-Manager rumgewurschtelt, aber Infos über die vorhergegangenen Schritte habe ich bisher nicht bekommen. Frage 2) Kann man denn allein mit Altium Designer 16 dann korrekt impedanzkontrolliert die Signale verlegen und über Signal Integrity verifizieren oder muss man dann auch noch zusätzliche Software kaufen wie Polar, HyperLynx Signal Integrity oder ICD-Stackup-Planner ? Ich benötige da mal einen Rat von einem Erfahrenen. vielen Dank schon einmal. MfG T.
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Hallo, zunächst mal zwei Punkte, ohne Anspruch auf Vollständigkeit: 1. Entscheidung, ob man einen vordefinierten Layerstack nimmt oder selbst einen entwirft - viele Hersteller haben Standard-Layerstacks, einige davon auch u.a. für 8 Layer mit GND-Lagen und Lagen für Leitungen definierter Impedanz, dann muss man nicht viel nachdenken und nur nach den Angaben des Herstellers layouten. Sonst muss man eben die Impedanz selbst berechnen bzw. die Leiterbahnbreite für eine gewünschte Impedanz. 2. die Impedanzen sind praktisch immer durch die Schaltung vorgegeben, z.B. für USB, Ethernet, SATA usw. und liegen meistens um die 100 Ohm für differential pairs. Alles andere muss sich danach richten, auch die Ausgänge von FPGAs oder Interface-ICs. z.B. siehe hier Fig. 4: http://www.icd.com.au/articles/Stackup_Planning_AN2011_2.pdf Georg
Olli H. schrieb: > Ich benötige da mal einen Rat Schau Dir an was als Pool Ware erhältlich ist, da werden Dir die Standard Werte recht schnell klar. https://www.multi-circuit-boards.eu/preise/leiterplatten.html Für impedanzangepasste Leitungen: http://www.electronic-products-design.com/geek-area/electronics/pcb-design/general-pcb-design/pcb-track-impedance Sobald Du was spezielles willst wird es teuer weil Du dann ein ganzes Produktionspanel abnehmen musst.
Danke für die Antworten. ich werde mal mit einem Leiterplattenhersteller Kontakt aufnehmen und den Work-Around klären. Bleiben die Fragen: 1) Woher bekomme ich die Impedanzen, wenn ich z.B. einen Cyclone V von Altera nehmen will? Datenball? Hersteller? 2) Kann man denn allein mit Altium Designer 16 dann korrekt impedanzkontrolliert die Signale verlegen und über Signal Integrity-Tool verifizieren oder muss man dann auch noch zusätzliche Software kaufen wie Polar, HyperLynx Signal Integrity oder ICD-Stackup-Planner ? MfG T.
Georg schrieb: > 2. die Impedanzen sind praktisch immer durch die Schaltung vorgegeben, > z.B. für USB, Ethernet, SATA usw. und liegen meistens um die 100 Ohm für > differential pairs. Alles andere muss sich danach richten, auch die > Ausgänge von FPGAs oder Interface-ICs. Habe ich leider nicht verstanden. Durch welche Schaltung vorgegeben? Wie richtet sich ein FPGA-Pin danach? Meinst du Terminierungen? Heißt das, ich könnte theoretisch alles auf 66,5 Ohm auslegen und z.B. bei FPGA Ausgängen einen seriellen Widerstand von 66,5 Ohm vorsehen bzw. bei einem FPGA-Eingang ein RC-Netzwerk gegen GND mit einem R-Wert von 66,5 Ohm? Somit ist Pin-Impedanz des FPGAs egal?
Ohje, Du hast den ganzen Komplex der Leitungsanpassung nie gehört, oder ? Sorry, aber da mußt Du Hardware Grundlagen lernen weil Dir das niemand von Adam und Eva beginnend erklären kann. Mit seriellen Widerständen in der Leiterbahn hat das zumindest überhaupt nichts zu tun, die verwendet man aus ganz anderen Gründen. Olli H. schrieb: > Work-Around Bedeutet: Um einen Fehler herum arbeiten Du meinst sicher Workflow aber auch das passt hier nicht. Olli H. schrieb: > Datenball Datenblatt ? Es gibt geschätzt eine Million Applikationsschriften wie man High Speed signale verlegt. Racker Dich da durch bis es sitzt.
Olli H. schrieb: > Durch welche Schaltung vorgegeben? Durch die Normen - Ethernet-Kabel haben eine vorgeschriebene (!!!) Impedanz, da kannst du nicht einfach 66,5 Ohm wählen weil das eher nach deinem Geschmack ist. Also nochmal ganz einfach und zu Fuss: 1. Klären, welche Impedanz vorgeschrieben ist. 2. Danach die ICs auswählen - aber die Hersteller wissen das ja auch und legen ihre I/Os entsprechend aus, und bei FPGAs muss das konfiguriert werden. 3. Ebenso nach diesen Werten die Leiterbahnen routen. Hispeed Elektronik ist kein Wunschkonzert, sonst bräuchte man den ganzen Aufwand ja überhaupt nicht, wenn jeder Impedanzen nach persönlicher Vorliebe nimmt. Dann kann man schliesslich auch ohne Berechnung drauflosrouten, wenn's eh egal ist. Georg
Michael K. schrieb: > Ohje, Du hast den ganzen Komplex der Leitungsanpassung nie gehört, > oder ? > Sorry, aber da mußt Du Hardware Grundlagen lernen weil Dir das niemand > von Adam und Eva beginnend erklären kann. > Mit seriellen Widerständen in der Leiterbahn hat das zumindest überhaupt > nichts zu tun, die verwendet man aus ganz anderen Gründen. > > Olli H. schrieb: >> Work-Around > Bedeutet: Um einen Fehler herum arbeiten > Du meinst sicher Workflow aber auch das passt hier nicht. > > Olli H. schrieb: >> Datenball > Datenblatt ? > > Es gibt geschätzt eine Million Applikationsschriften wie man High Speed > signale verlegt. Racker Dich da durch bis es sitzt. Langsam, langsam...Herr Knoelke, nicht gleich alles falsch verstehen wollen.. Ok, Habe mich auch nicht geschickt ausgedrückt, ich weiß... Was ich jetzt verstanden habe: Leitungs-Impedanzen werden auch Wellenwiderstände genannt. Eingangsimpedanz der Senke muss der Ausgangsimpedanz der Quelle entsprechen für eine Leistungsanpassung im hochfrequenztechnischen Sinne. Im hochfrequenztechnischen Sinne müssen Ausgangsimpedanz und Eingangsimpedanz dem Wellenwiderstand entsprechen, um Reflexionen auf den Leitungen zu vermeiden. Da Ausgangsimpedanz und Eingangsimpedanz aber nicht immer einander oder dem Wellenwiderstand entsprechen, können diese HF-technisch beschaltet undz.B. mit L, C,R (mit Hilfe z.B. Smith-Diagramm) angepasst werden. Um z.B. Reflexionen, Überschwingen, oder Übersprechen (Crosstalk) im Zusammenhang der SIgnalintegrität zu vermeiden, müssen die Leitungen korrekt angepasst bzw. Leitungen Terminiert werden. Dafür gibt es verschiedene Anpassnetzwerke: R-seriell an der Quelle, RC-gegen GND an der Senke, C gegen GND an der Senke usw. Wählt man einen seriellen R an der Quelle als Terminierung, sollte dieser (folgt man der Empfehlung) dem Wellenwiderstand entsprechen. Was ist daran nun falsch, Herr Knoellke?? Mein Beispiel zur Frage: Ich möchte Signale eines SRAM X mit einem FPGA Y für eine schnellstmögliche Kommunikation mit einer SLEW-Rate: z.B. < 1ns verbinden. Wie gehe ich da vor? Woher bekomme ich die zu wählende Impedanz? Die Frage ist doch hoffentlich verständlich?
Olli H. schrieb: > Was ist daran nun falsch, Herr Knoellke?? Knoelke, ein 'l' aber eigentlich sind wir alle per du. Die Leiterbahn selbst hat Eigenschaften die es durch wählen der richtigen Geometrie 'einzustellen' gilt. Die Signalquelle hat eine Impedanz, die Leitung hat eine und der Abschlusswiderstand, sofern vorhanden, hat eine. Muß alles zueinander passen. Ein Überblick: http://www.electronic-products-design.com/geek-area/electronics/pcb-design/general-pcb-design/pcb-track-impedance Deine Signalquelle gibt die Impedanz vor. USB braucht zb. 90R, Ethernet 100R, beide differentiell. Die meisten single endet signale (SPI etc.) brauchen 100R. Es gibt noch 75R bzw. 50R für Antennen und so geht es weiter. Erst wenn die Impedanz der Quelle und die Impedanz des 'Verbrauchers' nicht zusammenpassen muß man mit Impedanzanpassungen herumwürgen. Bei High Speed Bussen kommt noch die Leitungslänge dazu. Stimmt die nicht überein sind die Signale unterschiedlich lange unterwegs und Clock und Daten passen z.B. nicht mehr zueinander. Sind die Signale ungünstig gelegt hat man wiederum crosstalk zu anderen Signalen. Das kann man nicht durch lesen eines Wikipedia Artikels erschlagen. Nochmal: Es gibt einen Haufen Hersteller die viel Zeit in tolle Applikationsschriften gesteckt haben. Lesen,lernen, mehr Lesen, erst Fragen wenn man nicht weiterkommt. Olli H. schrieb: > ch möchte Signale eines SRAM X mit einem FPGA Y für eine > schnellstmögliche Kommunikation mit einer SLEW-Rate: z.B. < 1ns > verbinden. Die Anstiegsgeschwindigkeit hat mit der 'gewählten' Impedanz nichts zu tun. Das ist nur eine Frage wie groß deine Leitungskapazität ist und was der Ausgangstreiber noch packt. Die mögliche Übertragungsgeschwindigkeit wird auch kein Stück höher durch eine geringe Slew rate. Eher bekommt man heftige EMV Probleme. > Wie gehe ich da vor? Woher bekomme ich die zu wählende Impedanz? Über den Bus den Du verwendest, siehe Link. Gleiche Laufzeiten sind aber nochmal wichtiger bei Bussen. > > Die Frage ist doch hoffentlich verständlich? Jein. Du stellt die falschen Fragen.
Olli H. schrieb: > 2) Kann man denn allein mit Altium Designer 16 dann korrekt > impedanzkontrolliert die Signale verlegen und über Signal Integrity-Tool > verifizieren oder muss man dann auch noch zusätzliche Software kaufen > wie Polar, HyperLynx Signal Integrity oder ICD-Stackup-Planner ? Man kann im Altium die Abstände und Breiten der impedanzkontrollierten Leiterzüge (differential pairs) einstellen. Das geht für jede Lage separat, was ja auch sinnvoll ist, da die Impedanzen in allen Lagen zwar gleich, die äußeren Einflüsse aber anders sind. Daher sind die Breiten und abstände eben auch unterschiedlich. Wichtig ist, die Impedanzkontrollierten Einstellungen sonst im Layout nicht zu verwenden, dann kann man dem LP Hersteller nämlich sagen, daß die Leiterzüge die den Abstand x und die Breite y haben mit der Impedanz Z ausgeführt werden müssen. Die werden dann ggf. in der CAM Abteilung des LP Herstellers anders behandelt als "normale" Leiterzüge. Außerdem kann man auf den Nutzenrand direkt die gleichen Strukturen einbringen im selben Verhältnis und so relativ unproblematisch die Impedanz während der Fertigung messen und überwachen. In der Schaltung geht das üblicherweise nicht, da die Meßköpfe ein spezielles Pinning haben, welches man normalerweise nicht verwendet. Wenn du mit routen fertig bist, kannst du das Ergebnis natürlich noch Simulieren, es ist aber nicht zwingend notwendig. Man sollte auch beachten, daß die Impedanz der fertigen Leiterbahn üblicherweise 10% Toleranz in den Werten haben darf, zu beiden Seiten vom Nominalwert. d.h. du bestellst 100 Ohm, aber alles was zwischen 90 und 110Ohm liegt ist ok und wird geliefert. Weiterhin sind natürlich die Grundlagen zu beachten: Möglichst keine Lagenwechsel, wenn doch dann immer mindestens ein GND Via so nah wie möglich an den Signalvias und das wichtigste: eine unter dem Signalweg ununterbrochene Bezugsfläche (Ich habe bewusst nicht Massefläche geschrieben). Bei breiteren Bussen wurde ja schon genannt, daß man hier Laufzeitverschiebungen im Auge behalten muss die einen viel größeren Einfluss auf das funktionieren der Schaltung haben als die falsche Impedanz. Letzteres wirst du zuerst im EMV Verhalten feststellen, wo die Laufzeitverschiebungen wiederum nicht auffallen. High Speed Design ist beherrschbar, man muss sich aber einige Gedanken machen und ggf. auch einige Berechnungen anstellen. (Für Abschluss - bzw. Anpassungswiderstände) Olli H. schrieb: > Dafür gibt es verschiedene Anpassnetzwerke: R-seriell an der Quelle, > RC-gegen GND an der Senke, C gegen GND an der Senke usw. Alles richtig, die Kunst ist hierbei zu wissen, welche der genannten Lösungen zum Problem passt. Wählt man die falsche ist sie im besten Fall nur wirkungslos. Wahrscheinlicher ist, daß es funktionale oder EMV-technische Probleme geben wird. Wobei mir C gegen GND an der Senke noch nicht so recht einleuchten will, was soll der Kondensator dort tun?
Olli H. schrieb: > Eingangsimpedanz der Senke muss der Ausgangsimpedanz der Quelle > entsprechen > .... > Wie gehe ich da vor? Woher bekomme ich die zu wählende Impedanz? Vielleicht Datenblatt SRAM X ?
Olli H. schrieb: > Im hochfrequenztechnischen Sinne müssen Ausgangsimpedanz und > Eingangsimpedanz dem Wellenwiderstand entsprechen, um Reflexionen auf > den Leitungen zu vermeiden. Den wesentlichen Punkt hast du noch immer nicht verstanden: nicht nur Sender und Empfänger müssen die richtige Impedanz haben, sondern auch die Leitung(en) selbst! Darum geht es beim Layout. Christian B. schrieb: > Das geht für jede Lage > separat, was ja auch sinnvoll ist, da die Impedanzen in allen Lagen zwar > gleich, die äußeren Einflüsse aber anders sind Das ist, jedenfalls für das Verständnis-Niveau des TO, etwas missverständlich formuliert: die Leitungen haben auf den verschiedenen Lagen keineswegs von selbst die gleiche Impedanz, vielmehr ist es Aufgabe des Layouters, dafür zu sorgen. I.A. muss daher für jede Lage getrennt berechnet werden, welche Leiterbahnbreite dafür notwendig ist. Georg
Georg schrieb: > Das ist, jedenfalls für das Verständnis-Niveau des TO, etwas > missverständlich formuliert: die Leitungen haben auf den verschiedenen > Lagen keineswegs von selbst die gleiche Impedanz, vielmehr ist es > Aufgabe des Layouters, dafür zu sorgen. I.A. muss daher für jede Lage > getrennt berechnet werden, welche Leiterbahnbreite dafür notwendig ist. Ja, stimmt. Hätte ich anders beschreiben sollen. "Die Impedanz sollte auf allen Lagen, die das Signal nutzt gleich sein" wäre sicherlich besser gewesen :) Danke für die Verbesserung
Die Impedanz eine Leitung auf der Leiterplatte ist definiert durch Materialien und Geometrie. Die Matierialien und die Materialstaerke ist vom Hersteller auch vorgegeben, wenn man auf Pooling Angebote zurueckgreift. Den/die zu waehlenden Parameter sind dann noch Leiterbahnbreite, Leiterbahnabstand gegen den pair-leiter, und gegen GND auf die Seite hin. Wenn der Abstand zwischen GND auf der Seite kleiner wie die Lagendicke ist, spricht man von Coplanarem Wellenleiter, sonst von Stripline. Bei Coplanarem Wellenleiter muss der Abstand auf die Seite konstant sein. Bei einem Differentialpair auch. In allen Faelle muss die Leiterbahnbreite konstant sein. Dabei, dh dem Altium Designer im Speziellen, ist zu beachten dass diese Layout Tools die Impedanz mit Tabellem hinterlegt haben. Da wird nichts gerechnet. Hinterlegt fuer eine feste Geometrie. Ein Via, eine Kreuzung, ein Unterbruch im Bezugslayer, gehoeren nicht dazu und sind nicht abgedeckt. Werden nur vernachlaessigt. Es ist am Benutzer abzuschaetzen ob er das darf oder in welchem Mass, oder eben nicht. Eine Frage der Anforderungen. Den Wunsch der Serientauglichkeit in Ehren, aber moeglicherweise braucht's mehr als einen Durchgang, oder noch mehr.
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Michael K. schrieb: > Mit seriellen Widerständen in der Leiterbahn hat das zumindest überhaupt > nichts zu tun, die verwendet man aus ganz anderen Gründen. Soso, aus welchen denn? Es geht hier um Digitaltechnik, der TO schrieb: Olli H. schrieb: > Ich möchte ein kleines FPGA-Board bauen mit SRAM, Flash, SSD-Karte und > einer Schnittstelle. Dort verwendet man sehr wohl Serienwiderstände zu Serienterminierung, z.B. bei Takten, kritischen Signalen usw. Michael K. schrieb: > Erst wenn die Impedanz der Quelle und die Impedanz des 'Verbrauchers' > nicht zusammenpassen muß man mit Impedanzanpassungen herumwürgen. Bei der Digitaltechnik verwendet man üblicherweise hochohmige Eingänge, außer bei differentiellen Leitungen (LVDS etc.). Dabei entsteht eine Totalreflexion am Ende, und die ist gewünscht, weil man den vollen Pegel am Eingang haben muss. Michael K. schrieb: > Die Anstiegsgeschwindigkeit hat mit der 'gewählten' Impedanz nichts zu > tun. Richtig. > Das ist nur eine Frage wie groß deine Leitungskapazität ist und was der > Ausgangstreiber noch packt. Bei Z-Leitungen gibt es keine 'Leitungskapazität'. Die ist ein Teil des Z zusammen mit der Längsinduktivität und im Gesamten ergibt das einen reellen Widerstand. Der Ausgangstreiber muss das Z packen (ist üblicherweise kein Problem), in den meisten Fällen ist dessen Ausgangswiderstand deutlich kleiner als die verwendeten Leitungsimpedanzen, deshalb nimmt man zur Anpassung quellseitig auch eine Serienwiderstand. Olli H. schrieb: > Wählt man einen seriellen R an der Quelle als Terminierung, sollte > dieser (folgt man der Empfehlung) dem Wellenwiderstand entsprechen. Ja, wobei der interne Ausgangswiderstand dazu in Serie ist und deshalb der externe kleiner gewählt wird. Beispiel: Für 50Ω-Leitungen sind die typischen Ausgänge (LVTTL z.B.) mit einem externen 27Ω...39Ω Widerstand gut angepasst (ich nehme immer 33Ω). Das gilt nicht für spezielle Ausgänge, die bereits intern eine wählbare Impedanzkontrolle haben, wie es bei manchen FPGAs der Fall ist oder bei extrem niederohmigen oder schwachen Treibern, da könnte es sein, dass mein angegebener Bereich noch etwas aufgeweitet werden muss. Ob eine Leitung eine Serienterminierung benötigt, hängt von vielen Faktoren ab. Für Takte würde ich das generell empfehlen. Man muss jedoch beachten, dass serienterminierte Leitungen keine Verzweigung haben dürfen! Bei Datenleitungen, die synchron mit einem Takt eingelesen werden, ist das meist nicht notwendig, weil man da entweder in der Mitte oder kurz vor Ende des Bits das Übernehmen in den Empfänger durchführt. Bis dahin sind Effekte durch Fehlanpassung abgeklungen. Allerdings können diese Effekte dazu führen, dass mehr EMV-Abstrahlung generiert wird oder dass die Empfänger Signale außerhalb ihres definieren Pegelbereiches sehen (Überschwinger). Auch bei sehr kurzen Leitungen (kurz: Signallaufzeit << Anstiegszeit der Flanken) kann man auf eine Terminierung verzichten. Und, wie Christian B. schon sagte: 10% Toleranz in der Anpassung machen noch keine Probleme. Kritisch sind nur analoge Kundenschnittstellen, bei denen eine Rückflussdämpfung vorgegeben ist. Das ist nur mit gut definiertem Z der Quelle und der Leitungen zu erreichen. Da sind wir aber in der Analogtechnik und eben bei externen Schnittstellen. Anderes gilt für schnelle DDR-RAMs. Dort hat der Hersteller des Controllers und der Hersteller des RAMs aber geeignete Vorschläge zur Beschaltung vorrätig (z.B. von EVAL-Boards). Michael K. schrieb: > Die mögliche Übertragungsgeschwindigkeit wird auch kein Stück höher > durch eine geringe Slew rate. Naja, mit 1µs Anstiegszeit wirst du keine 100Mbit/s übertragen können, mit 1ns aber schon :-). Eine hohe Slewrate (= schnelle Anstiegszeit) führt dazu, dass man bereits bei kürzen Leitungen an eine Serienterminierung denken muss - siehe oben. Also: Slewrate so hoch wie nötig wählen, wenn man sie denn wählen kann ...
Olli H. schrieb: > ich werde mal mit einem Leiterplattenhersteller Kontakt aufnehmen und > den Work-Around klären. Fremdworte sollte man nur benutzen, wenn man ihre Bedeutung kennt ;-)
Georg schrieb: > Den wesentlichen Punkt hast du noch immer nicht verstanden: nicht nur > Sender und Empfänger müssen die richtige Impedanz haben, sondern auch > die Leitung(en) selbst! Darum geht es beim Layout. Ja, ich hatte das doch nun mehr als genug mit "Wellenwiderstand" in meiner Frage beschrieben, oder nicht?. Wellenwiderstand ist doch die Impedanz der Leitung. Warum soll ich das nicht verstanden haben?
Georg schrieb: > Also nochmal ganz einfach und zu Fuss: > > 1. Klären, welche Impedanz vorgeschrieben ist. > > 2. Danach die ICs auswählen - aber die Hersteller wissen das ja auch und > legen ihre I/Os entsprechend aus, und bei FPGAs muss das konfiguriert > werden. > > 3. Ebenso nach diesen Werten die Leiterbahnen routen. Ok, danke, damit kann ich was anfangen.
Georg schrieb: > Das ist, jedenfalls für das Verständnis-Niveau des TO, etwas > missverständlich formuliert: :-)) Hahahaha! Niedlich!
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