Hallo, wieviel Strom kann man pro Via ungefähr dimensionieren, ohne dass die Durchkontaktierung Schaden nimmt? Ich frage weil ca. 3A von der Unterseite auf die Oberseite müssen und ich folglich wissen muss, wieviele Vias ich parallel schalten muß. MfG - cl
musst du dir ausrechnen. Kommt auf die Dicke der Kupferfläche und des Durchmessers an. Dazu musst du eventuel beim Hersteller deiner Platine nachfragen wie dich das wird. Einfach gesagt: Der Umfang einer durchkontaktierung ist die Leiterbahnbreite
Danke schon mal für die schnelle Antwort! Wenn ich also z.B. 28mil Lochdurchmesser annehme und 20µ metallisierte Schichtdicke, dann käme ich auf 0.05mm². Ist halt nur ne Annahme das es 20µ sind und die Frage ist jetzt, ob man da 0.5A durchschicken könnte ... - cl
@ Sebastian F. Danke, klasse Tip, genau wonach ich gesucht hab. Die Website hat sich allerdings mittlerweile zu: http://www.fs-leiterplatten.de/html/el__bemessung.html geändert. Danke nochmal... Andi
@Andi, der Link hat sich geändert zu: http://www.fs-leiterplatten.de/technik/layout-tipps/elektrische-bemessungsrichtlinien/ Gruß Christian
und nun sind sie leider komplett offline. Hier eine Alternative: http://www.fs-pcb.de/html/el__bemessung.html
Eine 35u Leiterplatte hat in der Regel 17u aufmetallisiert, also auch im Loch.
hee schrieb: > Eine 35u Leiterplatte hat in der Regel 17u aufmetallisiert, also auch im > Loch. Und das ist dann noch eine sehr optimistische Annahme. Denn das Kupfer hat gerade im Loch weniger Interesse, sich abzulagern. Bzw. der Strom ist hier garantiert am geringsten. Wäre die Platine z.B. 10cm stark, wäre ne Duko (im normalen µ- oder mm-Bereich) praktisch unmöglich.
0815 schrieb: > Und das ist dann noch eine sehr optimistische Annahme. Hast du nachgemessen? Leiterplattenhersteller, wie z.B. Beta-Layout messen die in den Durchkontaktierungen aufgebrachte Kupferstärke sogar nach. Die geben für ihren Prozess bei FR4 1.5mm ein Kupferstärke von 25 µm im Loch an.
Mike schrieb: > Hast du nachgemessen? Was soll man denn an dieser rein physikalisch bedingten Tatsache nachmessen? Scheide ich 17µ auf den Platinenoberseiten ab, sind es im Loch weniger. Von mir aus 16,9, schätze jedoch keine 15. Die genannten 17µ beziehen sich auf eine Platine mit anfangs 18µ, die komplett zur 35µ-Platine galvanisiert wird. Natürlich kann man auch mehr als 17µ Kupfer in der DuKo haben, wenn man anfangs weniger als 18µ nimmt, oder aber nur die DuKos allein galvanisiert. Im Loch bleibt aber immer weniger Kupfer als an der Oberfläche des Via. Und genau darauf bezog sich mein Beitrag. Davon völlig unabhängig ist der ganze Thread eher sinnlos, weil man ähnliche, scheinbar zu hohe Stromdichten auch anderswo hat, z.B. beim Thermalpad. Da kann man auch Stromdichten deutlich über denen von Leiterbahnen fahren...
0815 schrieb: > Da kann man auch Stromdichten deutlich über denen von Leiterbahnen > fahren... ... weil meist nicht die Stromdichte sondern die Erwärmung der begrenzende Parameter ist. Bei Dukos und Thermals wird die Wärme über die daran anschließenden (breiteren/dickeren) Leiterbahnen abgeführt.
Mike schrieb: > ... weil meist nicht die Stromdichte sondern die Erwärmung der > begrenzende Parameter ist. Nicht meist, sondern immer. Nur zu hohe Temperaturen zerstören Elektroniken. Zu hohe Ströme gibt es praktisch gar nicht, es sei denn, die daraus resultierenden Kräfte wären zu stark. Ich kann alle Elektronen der Welt durch einen einzigen Bonddraht schicken, wenn ich den (wie auch immer) auf 20° halte... Die ganzen Halbleiter-Durchschläge, das sind alles allein thermische Zerstörungen. Fast immer noch begünstigt durch drastisch schlechter werdende Kennlinien oberhalb der maximal erlaubten Temperatur.
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