Hallo, ich stehe gerade vor einem Problem: Ich habe noch nicht so große Erfahrung mit FPGA, will jetzt aber mal ein neues Projekt beginnen, wofür ich aber fertige IP-Cores mit verwenden möchte. Hier wird jedoch immer die Größe in LUT´s angegeben, mit denen ich nicht viel anfangen kann. Bei Xilinx werden immer nur die Anzahl Logikzellen angegeben... Ist das im Prinzip oder besteht eine Loikzelle aus mehreren LUT´s? Ich habe einen Spartan3 1000k in dem ich eine FPU mit verwenden möchte, die mit 8000 LUT´s in einem Virtex 2 angegeben ist und in einem Asic mit 20k Gattern realisiert werden könnte. Von den Gattern würde es ja reichen, aber wie siehts mit den LUT´s aus? Gruß Markus
Entscheidend ist die Anzahl der slices, jedes slices hat bei spartan3 und virtex2 2 LUT's und 2 FF. 4 Slices ergeben ein 1 CLB (configurable Logic Block). Ein Spartan3-1000 hat 1920 Slices, also knapp 8000 LUT's. Allerdings ist die Frage ob doe Angabe von 8000 LUT's = 20K ASIC Gatter stimmt. Die FPU ist sicherlich in einer Hochsprache (VHDL oder Verilog) und wurde wahrscheinlich mit einem alten Synthesizer und alten Xilinx tools übersetzt. Die Angabe von 8000 LUT's halte ich daher für übertrieben, insbesondere wenn man die Angaben von Xilinx eigener FPU heranzieht: http://www.xilinx.com/ipcenter/processor_central/microblaze/microblaze_fpu.htm Da steht was von 1000 LUT. Und dann stellt sich die Frage nach der Taktung. Designs mit hoher Taktung brauchen in der regel mehr Slices, als das selbe mit einer moderaten Frequenz. Grund hierfür sind Logikverdopplungen und die kombinatorische Tiefe und damit den krit. Pfad zu verkürzen. Kurz: falls die 8000 LUT's stimmen, ist der Spartan3-1000 randvoll. Aber es gibt sicherlich FPU's und Implementierungen "deiner" FPU die den 1000er mit weniger als 50% auslasten.
Andis Angabe ist korrekt, knapp 16000 LUT's. Die von mir genannten knapp 8000 ist die Anzahl der Slices. Und wie genannt (aber in der Rechnung übersehen) hat bei S3 jedes Slice 2 LUT's. Dank dem Korrektor!
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