Forum: FPGA, VHDL & Co. Verilog FiFo


Verilog FiFo
von Albin Pezzei (Gast)

Angehängte Dateien:
Lesenswert?
• ▲
▼ 
Ich sollte hier von der FiFo ein Signal ausgeben, dass besagt ob sie
"full" oder "empty" ist...jedoch funktioniert dies nicht wie ich es
hier gemacht habe...bin Offen für Vorschläge und sogar Lösungen :)

Beitrag melden Bearbeiten Thread verschieben Thread sperren Anmeldepflicht aktivieren Anpinnen Thread löschen Thread mit anderem zusammenführen Markierten Text zitieren Antwort Antwort mit Zitat
Thread beobachten | Seitenaufteilung abschalten
Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.