Wie kurzen Spike zwischen 2 Schreibzugriffen im FPGA erfasse

[Michi (Gast)]

Ich möchte mit einem DSP von Analog aus auf ein FPGA (Spartan IIE von
Xilinx) mit dem Paralellbus zugreifen.

Beim Schreiben setzt der DSP die /MS-Leitung dauerhaft für mehrere
Zugriffe auf Low und das /DSP_WR-Signal geht zwischen 2 Zugriffen nur
für ca. 5 ns auf high. Wie kann ich diese schnellen Vorgänge geschickt
aufnehmen um den nächsten Schreibzugriff zu erkennen?

Mit einer Flankenerkennung falling_edge usw. kommt es ab und zu vor,
dass ich eine Flanke nicht erkenne. Dies liegt vermutlich am internen
Timing des FPGAs, oder?

[Hochpass (Gast)]

Kümmer dich mal um die Setup-Zeit und Hold-Zeit.
Wird bei dir an der Grenze liegen vermute ich.

[FPGAküchle (Gast)]

Hm, vielleicht passt hier ein Latch? Also der Spike setzt das Latch auf
eins und die statemachiene im FPGA setzt es wieder zurück. Dann muss
aber der Abstand zw. den spikes ausreichend gross sein, sonst siehst du
nur einen wo mehrere sind. Das Latch schlage ich natürlich nur vor falls
es mit getaktenen FF nicht geht.

Oder die Flankendetect FF werden von hohen Takten mit festen
Phasenversatz getaktet, den Phasen bezug (z.B. Periode/4 - 90
grd)generierst Du per DCM. Hier gilt aber dasselbe bezüglich des
Abstands zw. den Spikes. Und die Laufzeit von den FF über die Logik
könnte schon am Limit (< 5ns, vielleicht zwingend < 3-4 ns) sein.

[Michi (Gast)]

Danke für die Tipps, werde mir noch ein paar Gedanken dazu machen und es
dann ausprobieren.