Für ein Praktikum an der Uni soll ich etwas synthetisieren. VHDL und Synopsys sind die Werkzeuge. Zielplattform: FPGA XC4008E. So viel dazu. Mein Problem ist, dass ich folgende Fehlermeldungen bei der Synthese erhalte: "+++++ AN ERROR OCCURED DURING CLOCK DEFINITION +++++ switch/u49/o is neither a pin nor a port" Ich versuche einen Takt (mit "create_clock find(pin,"switch/U49/o") auf dieses Signal zu legen. Bei anderen Signalen, hat das nämlich auch geklappt. Denn das Synthesetool verlangt nach der Defintion: "ERROR: Found undefined Clock Source: switch/U49/O" Was hat das zu bedeuten?
Hm, ich glaub das Tool will das Eingangspin für den Clock wissen und du gibts im ein internes Signal an (DCM Output?). wahrscheinlich meckert find . demm sagts du: "suche pin mit Namen blablub" und "blablub" ist der name eines internen Signals, nicht eines pins. Lass mal find nach Signalen nicht nach pins suchen, obwohl ich nicht glaube das du wirklich das design von einer interen taktquelle aus betreibst.
In der Tat finde ich "switch/U49/o" nicht, egal ob ich nach Pin, Cell oder Output-Port suche (nach Signal suchen, wird im Design-Analyzer nicht angeboten). Dass das O für Output stehen könnte, habe ich mir schon fast gedacht. Aber warum verlangt das Synthesewerkzeug, dass ich dort ein Clock-Signal hinlegen soll? Ein Komilitone hat das gleiche Problem mit einer einzigen solchen Clock-Definition. Während das Tool alle anderen Clocks problemlos annimmt. Für Design-Analyzer-Spezis: Die Schaltbilder zeigen einige rot eingefärbte Bauelemente. Was hat das bedeuten? Konnte das Programm an der Stelle nicht richtig synthetisieren? Was ich mir aber kaum vorstellen kann, da es sich bei diesen roten Bauelementen um recht triviales Zeug handelt: Selektoren, die aus der VHDL-Anweisung select x with ..." gewonnen wurden. Das PDF-Handbuch ist ja nicht sehr dolle.
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