Hallo, bis jetzt hab ich eigentlich immer nur alles in einem FPGA realisiert, weil diese DCM's / DLL Stufen besitzen. Die DCM Stufe bietet die Moeglichkeit das Clocksignal um 180 Grad auszugeben. Kann ich bei einem CPLD dafuer auf CLOCK "0" reagieren oder muss ich auf etwas achten? Gruß, Dirk
Jo kannst du, solltest aber darauf achten das entweder alle FSM auf diese Flanke triggern oder zumindestens sich nicht gegenseitig in die Quere kommen. Gruß Hagen
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