high level synthese

[-daniel- (Gast)]

Hallo zusammen,

verstehe ich richtig, dass high level synthese insofern
von der "normalen" (RTL und logic gatter modele) synthese
zu unterscheiden ist, dass high level synthese von behavioral
descriptions ausgeht?
Sprich die Algorithmen wie sie in processen codiert sind,
in einer programmiersprachen ähnlichen darstellung
in die hardware ihren weg finden.

Ich hab eher zufällig das hier gefunden
http://www.fzi.de/sim/caddy.html
scheint doch echt interessant zu sein.
Leider ist zum download passwort notwendig
Kennt das tool jemand?

Kennt jemand OpenSource Synthesewerkzeuge?
Ich hab IcarusVerilog gefunden ... wäre super
wenn es für VHDL auch ähnlichen Synthesetool gäbe.
Bis jetzt kenn ich ghdl, aber damit ist nur eine
simulation möglich. An sich ist aber ghdl auch supertool!

Bis denne,
Daniel