vilinx system generator

[chris (Gast)]

Hallo,
ich habe ein design mit dem system generator erstellt.
Das dabei automatisch erstellte Projekt kann ich mit ise ganz normal
öffnen usw.
allerdings will ich eigentlich das erstellte system in ein anderes
Projekt einbinden ich habe also alle vhd Files in mein bestehendes
Projekt eingebunden.
Nach systhese ist mir aufgefallen dass da irgendweas nicht stimmt, da
die belegung meines spartan 3 nicht stimmt.
Mit dem design aus dem system generator müsste der Baustein mit ca 50 %
belegt sein, angezeigt wird er aber nur mit 14% , deswegen nehmen ich an
dass ich beim einbinden was falsch gemacht habe.

Was mir nioch aufgefallen ist,
wenn ich ein RTL Schematic machen lasse, kann ich nicht in den Block,
den ich mit dem system generator erstellt habe "reinklicken".
Bei der simulation meines gesamtprojektes kann ich die internen Signale
in dem Modul vom System generator nicht anzeigen lassen, bzw sie sind
undefiniert.

Hat jemand nen Tipp ?
  Danke
   Chris

PS : hab auch im Forum DPS gepostet .. ich hoffe das is ok ....

[FPGAküchle (Gast)]

#Nach systhese ist mir aufgefallen dass da irgendweas nicht stimmt, da
#die belegung meines spartan 3 nicht stimmt.
#Mit dem design aus dem system generator müsste der Baustein mit ca 50
%
#belegt sein, angezeigt wird er aber nur mit 14% , deswegen nehmen ich
an
#dass ich beim einbinden was falsch gemacht habe.

Vermutung:
Der Systemgenerator erzeugt eine Netzliste (kein VHDL für synthese)
das Synthesetool liest keine Netzlisten. Die Angabe der Synthese (XST)
bezieht sich nur auf den VHDL-code den der XST selber in eine netzliste
umgewandelt hat, also ohne das vom Systemgenerator erzeugt.

Das gesamte design wird erst nach der synthese aus den einzelnen
netzlisten zusammengefügt. Letzlich stimmt also für den wirklichen
ressourcenbedarf nur die Angabe nach dem map (Reportdatei: *.mrp).
Diese Angabe findet sich auch im Place&Route report (letzte stufe der
Implementierung) (Reportdatei *.par).
-> Dein design kann richtig sein (also wirklich 50% des FPGA belegen),
die XST Angabe über den ressourcenbedarf bezieht sich nur auf einen
teil des designs.

Der xst kennt zwei Optionen um netzlisten einzulesen um daraus einen
"vollständigeren" report zu erzeugen. Diese sind:

-read_cores YES

und
-sd {"D:\FPGA_gerassel\netzlisten }


Der syntax variert von ISE version zu ISE version. Diese Optionen sind
auch in der Obeerfläche (projektnavigator) einstellbar.

Für Details suche in der XST Deku nach dem Stichwort "read_cores".

Vorher schaue mal in den genannten Gesamtreports (*.mrp oder *.par).
Nach meiner Erfahrung sollte man die Angaben der Synthese zum
Platzbedarf (Anzahl benutzter slice) und Timing (max. taktfrequenz)
konsequent ignorieren. Entscheident ist was ganz am Schluss
"rauskommt".

[chris (Gast)]

hallo,
danke. Ich hatte sowieso nur die *.vhd Files in mein projekt kopiert,
alle anderen haben noch gefehlt.
Jetzt erkenne ich an der Auslastung meines FPGA's dass die Module die
mit dem system generator erstellt habe auch mit eingebunden sind.

Mein anderes Problem bei der Simulation hat sich allerdings damit noch
nicht verändert.
Die Ausgänge, Eingänge und internen Signale des mit system generators
erstellten Moduls sind immer noch undefiniert.
Muss ich vielleicht noch irgendwelche Angaben im system generator
machen bevor ich das modul compiliere ? ....