Moin, ich entwerfe gerade eine Platine mit einem FPGA, SDRAM und eingen Sensoren für relativ hohe Frequenzen. (25MHz - 133MHz) Nun kann ich ja bei einem FPGA die Pins relativ willkürlich belegen und habe dies nun so getan, dass ich möglichst wenig Vias habe, aber dafür die einzelnen Busse über eine etwas längere Strecke parallel neben einander auf dem Top-Layer führe. Ist das aus EMV-Gesichtspunkten günstig? Ich habe gelesen, dass es nicht so kritisch sei, wenn unter den hochfrequenten Leitungen direkt ein zusammenhängernder GND-Layer liegt. Ist das richtig? Muß er direkt darunter liegen oder ist es bei Multilayern immer besser, ihn in die Mitte zu setzen (oder zwei unter beiden die Außenlagen und dafür den Versorgungs- und ein Routinglayer in die Mitte)? Ist es günstig, dass SRAM direkt unter das FPGA zu legen? Danke, Jörn
Wow, das sind ja gleich viele Fragen auf einmal! :-) Klar kannst (und oftmals musst) Du viele Signale, wie Busse, nebeneinander führen. Schau Dir mal ein modernes Motherboard an, da ist es ebenso gemacht. Natürlich ist unter diesen Signalen eine zusammenhängende Ground-Fläche zu finden. Übrigens, sind diese Motherboards alle Vierfach-Multilayer! Hierfür ist der Lagenaufbau so: 1 - Top (kritische Signale; z. B. waagrecht verlegt) 2 - GND (Alle Ground-Signale als Flächen ausgelegt) 3 - VCC (Voltage-Common-Carrier; alle Versorgungsspannungen) 4 - Bottom (restliche Signale; z. B. senkrecht verlegt) Bei einer vierfach-Multilayer ist der GND immer unter den kritischen Signalen; welche sich auf der Top-Lage befinden. Wenn Das Board mehr als vier Lagen hat, könnte die GND-Lage sich tatsächlich woanders befinden. Nehmen wir mal ein Beispiel: Acht Lagen 1 - Top 2 - GND 3 - Signale 4 - GND 5 - VCC 6 - Signale 7 - GND 8 - Bottom Das ist ein klassischer Lagenaufbau für ein Board, welches bis in den GHz-Bereich hinein einwandfrei funktionieren wird. Das SDRAM direkt unter den FPGA zu setzen, das kannst Du natürlich machen. Hängt aber von zwei Faktoren ab: 1. Darf das Board auch doppelseitig bestückt werden? Meistens ja aus Kostengründen nicht. und 2. schaffst Du dann das Routing? Das ist nämlich gar nicht so einfach, so ein komplexes Routing zu schaffen. Um Dir hierzu eine hilfreiche Empfehlung geben zu können, bräuchte ich die Information über das verwendete Gehäuse vom FPGA und SDRAM. Du kannst ja auch ein Bild davon zeigen. Viel Erfolg! Stephan.
Danke für die Antwort. Motherboards sind vierfach Multilayer??? Das ist heftig, ich dachte, die hätten 16 oder so. Doppelseitig ist ein Problem, ich habe ja das große Vergnügen, es von Hand zu löten und es ist auch nur ein Prototyp. Entsprechend sind die Bauteilpackages gewählt: Das FPGA ist ein PQFP208, da ist viel Platz drunter und keine Vias wie beim BGA. Ich dachte nur, dass sie sich vielleicht elektrisch stören könnten, wenn sie genau gegenüber liegen und wußte nicht, ob die Abschirmung durch die Massefläche reichen wird. Mit vier Lagen werde ich glaube ich nicht auskommen, habe aber die Möglichkeit 6lagig fertigen zu lassen. Im Datenblatt zum DSP stand, dass man zwei Masseflächen in die Mitte legen möge und hochfrequente Leitungen genau darüber. Da ich aber die Signale möglichst oft auf den Oberflächen verlegen wollte, fragte ich mich, ob es nicht auch möglich und sogar günstig sei, die Layer wie folgt zu belegen: 1 - Top 2 - GND 3 - VCC 4 - Signale 5 - GND 6 - Bottom Oder ist ein solcher Aufbau dilettantisch und unüblich? Kann man bei einem solchen Aufbau dann immer noch Fehler beim Routen machen, die sich nachher ungünstig auf die EMV auswirken, oder ist es dann unkritisch (im Freuqenzbereich bis 133 MHz)? Gruß, Jörn
Nö, das kannst Du so machen. Wellenwiderstand einhalten; 0,16mm Leiterbahnbreite- und Isolationsabstand für 50 Ohm. Für andere Werte beim Leiterplatten-Hersteller nachfragen, die haben alle ein Berechnungsprogramm (meistens "Polar"). Dem Hersteller dann mitteilen, er muss nämlich die Lagenabstände entsprechend einbauen. Falls das aus Kostengründen nicht geht, einfach einen Standard-Lagenaufbau für sechs Lagen erfragen und den dann in Deinem CAD umsetzen. Viel Erfolg! Stephan.
>Nun kann ich ja bei einem FPGA die Pins relativ willkürlich belegen und >habe dies nun so getan, dass ich möglichst wenig Vias habe, aber dafür >die einzelnen Busse über eine etwas längere Strecke parallel neben >einander auf dem Top-Layer führe. Grundsätzlich ist das schon richtig so, da alle Änderungen im Wellenwiderstand auf dem Signalweg Reflektionen verursachen. Dieser berechnet sich wiederum aus Kapazitäts- und Induktivitätsbelag, welche äbhängig von Leiterbahnbreite und vom Abstand zu Masse/VCC sind. Also hier für konstante Bedingungen sorgen und mindestens am Empfänger mit dem Wellenwiderstand abschließen ist immer eine gute Idee. Andererseits spielen all diese Probleme erst ab einer bestimmten Frequenz und einem bestimmten Signalweg eine Rolle. Also, wenn du es schaffst die Signalwege sehr kurz zu halten und damit diese Probleme nichtig zu machen, ist das allemal der bessere Weg.
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