hallo, ich habe in der ise 8.1 mit dem IP Cre Generator ein DPRam erstellt, ich habe Modelsim PE VHDL , mein problem liegt jetz darin, dass die ise immer die Verilog datei des DPRams zur simulation nützt ... ich find keinen schalter wo ich das für die IP's umstelle ? hat jemand ein tipp ? Chris
sicher, das im core generator unter "project options" -> "generation" als "design entry" vhdl eingestellt ist?
"mein problem liegt jetz darin, dass die ise immer die Verilog datei des DPRams zur simulation nützt..." 1. ich dachte du willst modelsim zur simaltion nutzen... 2. wenn du mit dem coregen einen core für vhdl generierst, gibts es dafür auch keine verilog datei... --> es kann eigentlich nur ein einstellungsfehler (ise oder modelsim) sein... z.B. bei ise unter "project properties" den falschen simulator eingestellt, oder ähnliches...
Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.