Forum: FPGA, VHDL & Co. Synthesefehler: Max. Freq. DCM


Synthesefehler: Max. Freq. DCM
von Dirk (Gast)

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Hallo,

ich benutze in meinem Design ein DCM Modul. Das Modul generiert mir aus
25MHz(PLL*4) 100MHz SystemClock und 18,43x MHz USB Clock.

Verbinde ich den DCM Core mit meiner restlichen Hardwarebeschreibung
dann halbiert sich die Gesamtgeschwindigkeit des kompletten Designs.

Ist das ein Fehler des Synthesewerkzeug ?

Gruß,
Dirk

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