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Forum: FPGA, VHDL & Co. asynchroner oder synchroner Reset? VirtexII


Autor: David (Gast)
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Hallo,

welche Art von Reset kann denn ein Synthesetool effizienter umsetzen
(area <-> speed optimiert), Blöcke mit asynchronen Reset oder Blöcke
mit taktsynchronem Reset? Ich denke die "schönere" Art ist mit
synchronen Reset. Was ist die gebräuchlichere Art?

Vielen Dank für eure Tips.
David

(Ich verwende einen Xilinx VirtexII FPGA, als Synthesetool ISE 7.1)

Autor: Daniel R. (daniel_r)
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Aktuelle Synthesetools setzen beides gleich in Hardware um(so zumindest
meine Erfahrunen). Also ist ein synchroner Reset besser.

Daniel

Autor: SSI (Gast)
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Was ist in einem synchronen Reset schöner? Synthesewerkzeug wird einfach
noch ein FF dazu einsetzen. Eigentlich kommt drauf an, was man macht.

Autor: David (Gast)
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Das heißt für einen synchronen Reset, wird ein FF mehr benötigt als beim
asynchronen??

Das reset Signal wird bei mir intern synchron erzeugt, insofern kann
ich Blöcke (einfache Counter) mit synchronem als auch asynchronem Reset
verwenden.
Da ich Platz sparen will, wollte ich halt die Variante verwenden, die
nachher weniger Chipfläche verbraucht. (Schon klar ein FF hin oder her
ist auch egal, aber wenn ich das bei allen Komponeneten so mach gehts
halt gleich in andere Dimensionen)

Danke

Autor: SSI (Gast)
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Wenn Reset synchron intern generiert wird, dann mach das auch synchron,
es wird keine zusätzliche Chipfläche gebraucht.

Autor: Xenu (Gast)
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Dazu solltet Ihr Euch mal das durchlesen:

www.xilinx.com/xlnx/xweb/xil_tx_display.jsp?sTechX_ID=kc_smart_reset

Autor: Chris V (Gast)
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Dieser Artikel ist auch ganz interessant:

http://www.xilinx.com/xlnx/xweb/xil_tx_display.jsp...

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