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Forum: FPGA, VHDL & Co. Probleme bei Simulation (ModelSim)


Autor: Daddel (Gast)
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Wenn ich mein Design auf Gate-Level mit ModelSim simuliere, schmiert mir
die ganze Angelegenheit nach einigen ms ab. Die meisten Signale weden
rot ('X'). Komischer weise stehen viele dieser Signale nicht
miteinander in Zusammenhang. Wo könnte das Problem liegen?

Autor: Jürgen Schuhmacher (Gast)
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Sind sie nach dem initialen Reset auch rot?

Ich simuliere das immer mal so und mal so (definierte Werte und
"u"/"z") um zu proben, ob die Werte zu dem gewünschten Zeitpunkt
korrekt genullt werden. Wenn es kurz nach dem release des RST sofort
rot wird, ist dies aber ein Zeichen, daß Leitungen
gegeneinandertreiben.

Autor: Daddel (Gast)
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Nach dem Reset ist alles in Ordnung. Aber nach den ersten ~26 Zeilen
(Videosystem) werden so gut wie alle Signale rot.

Autor: Daddel (Gast)
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Nun habe ich eine Komponente entdeckt, die möglicherweise daran Schuld
ist. Wenn ich diese als VHDL-only, den Rest des Systems aber auf
Gate-Level simuliere, dann funktioniert es.

Warum stürzt das System erst nach 26 Durchläufen ab? Warum nicht
sofort?

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