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Forum: FPGA, VHDL & Co. Modelsim, seltsamer Error


Autor: Steve (Gast)
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Hallo,

keine Ahnung warum aber "Modelsim XE Starter" bringt mir sobald ich in 
meinem VHDL File das Package "IEEE.std_logic_arith.all" mit der 
use-Anweisung einbinde beim kompilieren einen Error.

"Error: (vcom-13) Recompile iee.std_logic_arith ...because... 
ieee.std_logic_1164 has changed"

Hat irgendjemand ne Ahnung was das beuten könnte? Wenn ich das File auf 
nem anderen PC kompiliere dann funzts?????

Autor: Michael Niegl (bigmike47)
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Hallo!

Hatte unlängst ein ähnliches Problem, so ziemlich das gleiche kam jedes 
Mal wenn ich eine nicht-behavioural simulation laufen lassen wollte 
(also post-translate oder so).
Konnte dem ganzen abhelfen durch neu reinladen der ganzen primitive 
libraries wie simprim, unisim und so. Habe auch die einzelnen Packages 
nochmals compiled, seither läuft wieder alles wunderbar.
Vielleicht hilft das ja auch bei dir.

Cheers,
Michael

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