Ich versuche vergeblich in Quartus II Web Edition ein simpes und unabhängiges "OR" ein ein aus einer VHDL Datei bestehenden Projekt zu integrieren. Irgendwie scheint zwar das "OR" im Projekt sich zu befinden, wird aber nicht erzeugt. Auch ist es in der Anzeige "Project Navigartor" unter Hierarchy nicht zun finden. Wie bekomme ich das da rein? Bzw wie kann ich das "OR" zusätzlich zur VHDL datei auf den FPGA bringen?
Aus deinem VHDl nen Block generieren. Blockdiagramm erstellen OR und deinen Block reinziehen und verbinden Dann das Blockdiagramm sythetisieren
Ok, das ist der erste Schritt, aber wie erzeuge ich aus VHDL nen Block? Irgendwie sehe ich wohl den Wald vor lauter Bäumen nicht!
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