Hallo, ich hab ein Problem bei der Projekterstellung. Ich hab mittels Texteditor vorgegebene "Verilog"-Dateien in "VHDL"-Dateien umgeschrieben und als ".vhd" gespeichert. Wenn ich diese nun per Project -> Add Source einbinden will, lassen diese sich zwar einbinden, allerdings werden sie nicht bei "Source" angezeigt bzw. es wird beim einbinden garnicht angezeigt wo diese eingebunden werden sollen. Im Anhang hab ich es einmal für eine umgeschriebene Datei dargestellt und einmal für eine zufälig gewählte, bei der es funktioniert hat. Die vorgehensweise zum einbinden,war bei beiden Dateien die selbe und die Einstellungen wie im Anhang angegeben auch. Ich hab auch schon versucht den Datei-Inhalt in eine eingebundene und sichtbare Datei zu kopieren. Danach war diese Datei auch nicht mehr sichtbar. Daher meine Frage: Warum könnte es nicht funktionieren? Kann es am Inhalt liegen? Danke unwissender_Neuling
Ich vermute da ist etwas am VHDL Code falsch, zB die Syntax der Entity oder Architecture. Und wenn er keine gültige Entity findet, zeigt er sie nicht an. Vielleicht einfach mal mit open file die datei öffnen und check syntax machen? Oder nochmal manuell durchschauen, ob sie korrekt ist.
danke, nun funktionierts bis zum nächsten Problem. Die Syntax des Programms ist korrekt. Habs mal in den Anhang gehängt Wenn ich dann den Process "Implement Design" ablaufen lasse wird an der Stelle "map" abgebrochen und es kommt folgende Meldung. >>ERROR >>Pack:198 - NCD was not produced. All logic was removed from design. This >> is usually due to having no input or output PAD connections in the design and >> no nets or symbols marked as 'SAVE'. You can either add PADs or 'SAVE' >> attributes to the design, or run 'map -u' to disable logic trimming in the mapper. Daher meine Frage: WAS mach ich falsch? Denn wenn ich das ignoriere und trotzdem eine Testbench erstellen lasse für diese Datei wird eine "leere" Testbench erzeugt, sprich es ist alles nur mit Platzhaltern bestückt. MfG unwissender_Neuling
Deine Entity hat arg wenig Ports. Kann es sein dass die als Testbench auf die Welt gekommen ist?
Habsch nur vergessen, hab das Reingeschrieben: >>--OUTPUT >> output : out std_logic_vector(31 downto 0); >> data : out std_logic_vector(1 downto 0); >> --INPUT >> clk : in std_logic; >> reset : in std_logic; >> cin : in std_logic ); Dann funktioniert der Teil mit der "Map" Allerdings kommt dann bei der Erzeugung der "New Source" als Testbench folgender Fehler: >>Portability:90 - Command line error: Unexpected argument[12]Usage: >>vhdtdtfi {-lib <libname> {<vhdfile>}} [-lang vhdl|verilog] [-module >><module_name>] [-prj <project>] [-template <template_file>] [-o >><tfifile>] [-err >><errfile>] [-deleteonerror] >> >> "/xapp250/test/testbe.vhd" found. >> >>WARNING: could not create L:/xapp250/test/testbe.vhd. Defaulting to >>boilerplate. >> >>Process "Create VHDL Test Bench" completed successfully >> >>Started : "Launching ISE Text Editor to edit testbe.vhd". Aber die Testbench ist wie oben schon beschrieben nur mit Platzhaltern gefüllt, wäre also froh für noch einen Hinweis was in meinen Programm nicht stimmen könnte. Danke unwissender_Neuling
Hat den keiner von den Leuten, die sich das Programm angeschaut haben einen Tipp? Ich weiss nämlich nicht wo der Fehler liegen könnte.
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