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Forum: FPGA, VHDL & Co. 4-Bit-Addierer (ISPlever - lattice)


Autor: Maruchinu (Gast)
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Hallo!

Hab ein Problem beim Lösen folgender Problemstellung:

Gegeben ist die Toplevel-Schemativ eines aus 2 2-Bit-Addierern 
bestehenden 4-Bit-Addierers in beiliegendem ispLever Projekt.

1) Das Modul des 2-Bit-Addierers ist entsprechend der für die 
Gesamtschaltung erforderlichen Logik in 2 Formen zu gestalten:
  a) Beschreibung der Logik durch eine Wahrheitstabelle.
  b) Die entsprechenden Ein- u. Ausgänge des 2-Bit-Addierers sind mit 
dem Setoperator zu vereinfachen und die entsprechenden Gleichungen durch 
entsprechende algebraische Operatoren zu beschreiben.

2) Nachweis der Funktion durch die Erstellung eines entsprechenden 
Testvektorfiles für den 4-Bit-Addierer

3) (Ersatz der Toplevel-Schematik durch ein Abel-HDL-Modul)

Hab das gegebene Lattice-Projekt angehängt. Für alle die das ISPlever 
projekt nicht öffnen können, ist auch ein JPG der schlatung drinnen...

Bin dankbar für wirklich jede Hilfe ;)

MfG
Maruchinu

Autor: Xenu (Gast)
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Wieso schaust Du nicht einfach mal Deine Studienunterlagen durch, 
vielleicht steht da was drin?

Autor: kopfschüttel (Gast)
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>>Hab das gegebene Lattice-Projekt angehängt. Für alle die das ISPlever
>>projekt nicht öffnen können, ist auch ein JPG der schlatung drinnen...

Nee haste nicht

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