universeller Stimuligenerator für Jitteranalyse bei uCs

[J. S. (engineer)]

Wer Zusatzhardware für Controller baut, möchte manchal jitter-Effekte 
der Clock durchsimulieren, um die physikalischen Taktreserven 
angeschlossenere RAMs / FPGAs zu ermitteln. Das angefügte Excel 
generiert nach den Vorgaben eine VHDL, die das tut. Je nach Verwendung 
der Parameter detuning und duty cycle, sind eigentlich alle möglichen 
Fälle darstellbar. Man kann dann den Code aus den farbigen Boxen einfach 
herauskopieren. Bei der blauen reicht auch die obere Hälfte des Code, 
wenn man nur ein Auf-Ab benötigt. Der Name des benötigten Signals wird 
einmal oben eingestellt.

Auf dieselbe Weise könnte man auch Pre-Load-Register für Timer bei uCs 
füllen. Gfs lohnt es sich, ja auch dafür eine Seite mit Code zu machen. 
Eine andere Möglichkeit wäre Code für System-C.