Welche Dateien bei Xilinx ISE brauche ich?

[Christian P. (kron)]

Hallo,

wenn ich mit der Xilinx ISE (verschiedene Versionen, 6.2, 7.1,8.2)
ein Projekt bearbeite, bläst sich das mit der Zeit immer mehr auf.
Wenn ich ein Projekt dann archivieren will, welche Dateien brauche ich
wirklich, um dann jederzeit wieder damit arbeiten zu können 
(entsprechende Version vorausgesetzt)?

[Falk (Gast)]

Die *.vhd *.vhdl und *.ucf auf jeden Fall. Dann gibts noch die 
Projektdatei, weiss jetzt nicht wie die Endung ist, da war auch mal ein 
Wechsel zwischen 4.2 und 6.0 oder so.
Leg einfach mal ein neues Projekt an, dann siehst du es.
Mach einfach "Cleanup Project" im Menu, dann werden die meisten 
tempörären Dateien gelöscht (Auch die *.bit *.jed!!!). Aber leider nicht 
alle, weiss der Geier wieso.

MfG
Falk

[Christian P. (kron)]

Also jetzt scheint bei mir alles zu gehen mit
vhd, npl bzw. ise, xco, ucf und, da ein core-fifo drin ist, das
Verzeichnis _ngo und eine edn-Datei.

Zum Vergleich:

Die obigen Dateien: 273 kb
Das ganze Projekt:  8,95 Mb

Danke Falk

[FPGA-Küchle (Gast)]

xco ist das parameterfile für den coregen, das sollte ausreichen um die 
fifo neu zu erzeugen, also musst du _ngo und edn von diesem Core nicht 
unbedingt aufheben. Allerdings ändert sich der xco syntax ab und zu z.B 
zw. 6.2 und älteren, da hilft nur screenshot von der 
coregeneinstellungen.

npl und ise also die Einstellungen von projektnavigaot wechsel auch 
häufig von version zu version. Besser is statt projektnavigator ein 
makefile zu verwenden, da kann man später nachlesen mit welchen Optionen 
der FPGA erzeugt wurde. Impact (das download-tool) hat seine eigen 
Settingsdatei, die auch öfters ändert. Da hilft nur ein Blick in die 
Doku wie die aktuell heisst.
Und gabs da nicht mal das syntheseconstraintfile (scf), das müsste auch 
gesichert werden. Falls du den Microblaze nutzt kommen noch etliche 
dateien hinzu. Aber cleanup project files ist schon ein guter weg. Und 
für die simulöation solltest du noch modelsim.ini sichern (liegt aber 
nicht bei der ISE sondern bei modelsim).

Gut ist es auch den synthese und place und route report (.syr,.par) zu 
sichern. Werden zwar erzeugt aber mit diesen kann man schnell ermitteln 
wie groß und schnell das design ist/war.

[Michael (Gast)]

Warum ist das denn so umständlich. Daran sollte Xilinx unbedingt 
arbeiten. Ich würde einfach einen Projekt Output Ordner erstellen. Dort 
werden alle Datein automatisch reingeschrieben, die ISE beim compilieren 
erzeugt. Wenn ich dann das Projekt sichern will, muss ich einfach nur 
den Ordner löschen. Eigentlich sollte dies für Xilinx eine Kleinigkeit 
sein. Der User möchte ja nicht jedesmal die Datei per Hand raussuchen.