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Forum: FPGA, VHDL & Co. function synthesefähig?


Autor: Johann M (Gast)
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Wenn ich functions und procedures (VHDL) in einem package in ein Design 
einbinde ist das dann synthesefähig? Oder wird nur die entity 
synthetisiert und die functions nicht?

Autor: Lothar (Gast)
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@Johann M: prinzipiell werden nicht Funktionen oder Prozeduren 
synthetisiert, sondern deren Inhalt.

Wenn in einer Funktion oder Prozedur nur synthesefähige Konstrukte 
abgebildet sind und der Funktionsaufruf synthesefähig ist, dann klappts 
auch mit der Synthese.

Gruß
Lothar

Autor: Johann M (Gast)
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Danke.

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