50% duty cycle

[tobias hofer (Gast)]

ich habe ein eingangssignal mit variablem dutycycle 10kHz. Diese signal
ist ein rechtecksignal. Dieses möchte ich einer schaltung zu führen die 
daraus  ein signal mit gleicherfrequenz aber 50% dutycycle generiert.

hat jemand eine idee für solch eine schaltung?

Besten dank

tobias

[Klaus F. (kfalser)]

Wenn die Frequenz immer genau 10KHz ist, dann genügt ein Monoflop das 
immer von der selben Flanke getriggert wird.
Ansonsten geht eine PLL.

[tobias hofer (Gast)]

kann ich das irgendwie mit einem lmc555 realsieren was für andere 
möglichkeiten gibt es?
wie würde so eine schaltung aussehen?

die frequenz ist immer 10kHz.

[Hauke R. (lafkaschar)]

Moment mal, wenn die eingangsfrequenz immer 10kHz und einen variablen 
dutycycle dann vergiss dein eingangssignal und erzeuge einfach ein 
rechteck mit 10kHz und einem DC von 50%. Oder muss das Ausgangssignal 
synchron zum eingangssignal sein?

[tobias hofer (Gast)]

das eingangssignal ist immer 10kHz muss jedoch in der phase geschoben 
werden können. desshalt eine schaltung die auf die externe flanke des 
eingangssignal getriggert wird.

würde das evtl. mit einem rs-flip flop funktionieren mit einem RC glied 
in der   rückkopplung?

[tobias hofer (Gast)]

ich habe das einmal versucht mit einem lm555c aufzubauen, das ganze als 
monoflop verschaltet wie im datenblatt. nun habe ich das problem
das bei kleinem dutycycle <50% der ausgang nicht mehr 50-50% duty cycle 
hat, hat jemand eine ahnung wie das zustande kommt?

[Falk (Gast)]

@tobias hofer

>ich habe das einmal versucht mit einem lm555c aufzubauen, das ganze als
>monoflop verschaltet wie im datenblatt. nun habe ich das problem
>das bei kleinem dutycycle <50% der ausgang nicht mehr 50-50% duty cycle
>hat, hat jemand eine ahnung wie das zustande kommt?

Das liegt am 555. Der kann nicht anders auf grund seines Aufbaus. Für 
deine Anwendung wäre ein echtes flankengetriggertes Monoflop notwendig 
(74HC123).

MFG
Falk

[tobias hofer (Gast)]

Hallo Falk

Was heist der kann nicht anders wegen dem internen aufbau?

[Falk (Gast)]

@tobias hofer

>Was heist der kann nicht anders wegen dem internen aufbau?

Lies mal das Datenblatt zum Thema Monostable Operation.

>by a transistor inside the timer. Upon application of a negative
>trigger pulse of less than 1/3 VCC to pin 2, the flip-flop is
>set which both releases the short circuit across the capacitor
>and drives the output high.

Also der Zyklus wird mit einem negativen Puls gestartet. Sieht man auch 
in dem Oszibild.

>for a period of t e 1.1 RA C, at the end of which time
>the voltage equals 2/3 VCC. The comparator then resets
>the flip-flop which in turn discharges the capacitor and
>drives the output to its low state. Figure 2 shows the waveforms

>During the timing cycle when the output is high, the further
>application of a trigger pulse will not effect the circuit so
>long as the trigger input is returned high at least 10 us before
>the end of the timing interval. However the circuit can

Bis 10us vor Ablauf der Kondensatorladung kann der Eingang TRIGGER 
machen was er will, aber . . .

>NOTE: In monostable operation, the trigger should be driven
>high before the end of timing cycle.

Dort knallts bei dir. Deine Pulse mit <50% Duty cycle fallen hier durch.

MfG
Falk

[tobias hofer (Gast)]

Hallo Falk

Danke dir, ich werde jetzt wie vorgeschlagen mit ein 74hc123 testen.

freundliche grüsse