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Forum: FPGA, VHDL & Co. Einsatz von Testbenchs unter Quartus


Autor: G. B. (geri)
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Hallo zusammen

Ich habe in vhdl ein einfaches Design erstellt. Dieses liess sich 
einfach compilieren. Zudem habe ich ein Testbench ind vhdl erstellt. 
Darin stehen z.B. Anweisungen wie:

wait for 10 ns;

Wie kann ich das Testbench und das Design nun aber bitte (in Quartus) 
miteinander verbinden und simulieren?

Wenn ich compiliere, dann erhalte ich die Fehlermedlung:

Error: Wait Statement must contain condition clause with UNTIL keyword

Ich habe gelesen, solche Kommandos seien nicht synthetisierbar. In allen 
Tutorials findet man aber solchen Code. Nach meinem Verständnis müsste 
man ihn irgendwie im Simulator nutzen können...

Fü ein paar gute Tipps wäre ich echt dankbar

Geri
PS. habe schon ordentlich im Internet recherchiert. Scheinbar suche ich 
aber nach dem Falschen..








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