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Forum: FPGA, VHDL & Co. Undefined signals


Autor: Gast (Gast)
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Kann Mir bitte jemand sagen was an den folgenden code falsch ist. Die 
Ausgangssignale sind anscheinend undefiniert wobei ich gar nix gefunden 
hab.
library ieee;
use ieee.std_logic_1164.all;           

entity ErrGen_PNGEN7 is 
      port( 
      clock :  in std_logic;
            reset :  in std_logic;
            ErrEn :  in std_logic;  
           PNTrig : out std_logic; 
            PNOut : out std_logic; 
        ErrSeqOut : out std_logic    
    );
end entity ErrGen_PNGEN7;

architecture ErrGen_PNGEN7_arch of ErrGen_PNGEN7 is
    
        component PNGEN7 
            port( clock  :  in std_logic;
            reset  :  in std_logic;
            pntrig : out std_logic;
            pnser  : out std_logic );
   end component;
   
   component ErrGen 
      generic(Width : natural := 7);
       port( clock  :  in std_logic;
                   reset  :  in std_logic;
                  ErrEn  :  in std_logic;
             TxDIn  :  in std_logic;
               ErrSerOut  : out std_logic );
   end component;
    
    signal s_pnser   : std_logic; 
    
    begin 
    seq_gen: PNGEN7 port map( clock => clock,
                              reset => reset,
                             pntrig => PNTrig, 
                              pnser => s_pnser );
    
    ErrFade: ErrGen port map( clock => clock,
                              reset => reset,
                              ErrEn => ErrEn,  
                              TxDIn => s_pnser,
                          ErrSerOut => ErrSeqOut );         
             
             PNOut <= s_pnser;
                                   
end architecture;        

Autor: Jan M. (mueschel)
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Also PNOut hängt an s_pnser hängt an TxDIn -> Da hängt dein Ausgang am 
Eingang einer component.

Bei den anderen Signalen kommt es darauf an, was in den components drin 
steht.

Autor: Gast (Gast)
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eigentlich wollte ich mit PNOut => s_pnser den Ausgang vom ersten 
Elementen beobachten und es funktioniert auch bei anderen Modulen.

Autor: Jan M. (mueschel)
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Oh sorry, mein Fehler. Mir war nicht aufgefallen, dass das Signal in 
beiden portmaps auftaucht. Dann liegt der Fehler natürlich nicht da.

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