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Forum: FPGA, VHDL & Co. Logik Gleichungen ignoriert


Autor: Peter Dannegger (peda)
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Ich hab leider nicht mehr das alte Xilinx Webpack und das neue (8) 
installiert.

Nun funktionieren meine Abel Gleichungen nicht mehr.

Soweit ich das sehe, wird nun Abel erstmal nach VHDL konvertiert und 
VHDL schmeißt dann einfach die Gleichung weg, obwohl sie extra als 
'keep' deklariert ist.


Konkret geht es um folgendes, daß ein Signal Spikes enthalten kann und 
die Xilinx XCR3128 leider viel schnell sind.

Ich hab deshalb ein Signal definiert, was eine Macrozelle Durchlaufzeit 
verbraucht und dann mit dem Eingang verundet wird.

Ich kann machen, was ich will, in den implementierten Gleichungen fehlt 
dann diese Signal und daher wird manchmal auf Spikes getriggert.

Ist VHDL wirklich so dumm, daß sowas nicht geht oder ist der Abel-VHDL 
Converter fehlerhaft ?


Ich hab jetzt einen wirklich dirty Hack gemacht, indem ich das 
Delay-Signal als EXOR mit nem freien Eingang definiert habe und diesen 
dann fest auf GND verdrahte.
Heißt natürlich wieder Zusatzkosten für die neuen Filme.


Peter

Autor: Falk Brunner (falk)
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@ Peter Dannegger

>Soweit ich das sehe, wird nun Abel erstmal nach VHDL konvertiert und
>VHDL schmeißt dann einfach die Gleichung weg, obwohl sie extra als
>'keep' deklariert ist.

Naja, weil sie rein logisch nicht gebraucht werden.

>Konkret geht es um folgendes, daß ein Signal Spikes enthalten kann und
>die Xilinx XCR3128 leider viel schnell sind.

Dein Design ist dann eher schlecht.

>Ist VHDL wirklich so dumm, daß sowas nicht geht oder ist der Abel-VHDL
>Converter fehlerhaft ?

VHDL ist nicht dumm, aber solche Laufzeittricks sind eigentlich von 
vorgestern. Un der Synthesizer schmeisst sie raus.
Dafür gibt es AFAIK aber die Option WYSIWYG, damit bleiben dann auch 
solche Sachen drin. Probier die mal.

>Heißt natürlich wieder Zusatzkosten für die neuen Filme.

Du meinst neues Layout? Wäre es nicht sinnvoller das Problem ursächlich 
zu bekämpfen anstatt solchen Workaround-Murks zu produzieren?

MfG
Falk

Autor: Peter Dannegger (peda)
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Falk Brunner wrote:

> Du meinst neues Layout? Wäre es nicht sinnvoller das Problem ursächlich
> zu bekämpfen anstatt solchen Workaround-Murks zu produzieren?


Die derzeitige Bekämpfung des Problems funktioniert seit Jahren bestens, 
aber nun muß was im CPLD erweitert werden.

Konkret geht es um das hier:

http://pdfserv.maxim-ic.com/en/an/AN91.pdf


Ich könnte natürlich den vorgeschlagenen "ALE Damping Capacitor" 
verdrahten, aber die Lösung im CPLD finde ich eleganter und 
zuverlässiger.

Alle Bausteine (SRAM, Flash) am DS80C320 interessiert das nicht, bloß 
der Coolrunner ist etwas zu fix und langsamer kaufen kann man den ja 
nicht.

Und den DS80C320 kann ich auch nicht ändern.


Derartige Probleme dürften recht häufig sein, daß langsame und schnelle 
ICs miteinander kommunizieren müssen.


Peter

Autor: Peter Dannegger (peda)
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Falk Brunner wrote:

> Dafür gibt es AFAIK aber die Option WYSIWYG, damit bleiben dann auch
> solche Sachen drin. Probier die mal.


Das Webpack ist ja doch sehr unübersichtlich mit seinen tausenden 
Einstellmöglichkeiten.

Wenn Du mir mal auf die Sprünge helfen könntest, in welchem Menüpunkt 
das WYSIWYG versteckt ist.


Peter

Autor: Falk (Gast)
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@ Peter Dannegger

>Wenn Du mir mal auf die Sprünge helfen könntest, in welchem Menüpunkt
>das WYSIWYG versteckt ist.

Wo es in den neune Versionen >6.3 "versteckt" ist kann ich nicht genau 
sagen. Aber schau mal in den Synthesis bzw. Fitting Optionen. Einfach im 
Prozessfenster den Prozess anclicken, rechte Maustauste -> 
Eigenschaften.

Naja, die Application Note sieht eher nach nem Feigenblatt für ein 
Designproblem des ICs aus.

MfG
Falk

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