Hallo, inspiriert von Benedikts Thread über seine AVR-Grafikkarte, hab ich mal in das Datenblatt vom S1D13506 reingeschaut, weil ich mir vielleicht das eine oder andere für meinen PAL-Encoder noch abschauen wollte, da ist mir was aufgefallen. Der S2D13506 hat einen BUSCLK Eingang. D.h. die ganzen Bus-Signale kommen Taktsynchron mit dem BUSCLK. Bei meinem PAL-Encoder hab ich das Problem, dass ich ein paralleles Interface reinbauen wollte und ich der Meinung war, dass ich das Interface als asynchrones Speicher-Interface implementieren muss, was extrem viele Nachteile mit sich bringt. Mir stellt sich jetzt die Frage, ob das grundsätzlich geht, dass man Bus-Signale mit dem CPU-Clock sampelt. Vom Verständnis her schon, da ja die Bus-Signale auch zu irgendwas synchron sein müssen ... Und für die SAM7/9-Profis: Weiß zufällig jemand, wie man an den PLL-Generierten CPU-Takt vom ARM7(SAM7Sxx) oder ARM9(SAM9260) kommt? Mfg Thomas Pototschnig
Eine Frage kann ich mir gleich selber beantworten: SAM7: "Programmable Clock Output" PCK0 bis PCK2; im PMC System Clock Enable Register SAM9: Identisch, bis auf PCK0 bis PCK1
@ Thomas Pototschnig >Problem, dass ich ein paralleles Interface reinbauen wollte und ich der >Meinung war, dass ich das Interface als asynchrones Speicher-Interface >implementieren muss, was extrem viele Nachteile mit sich bringt. Naja, extrem vielleicht nicht, aber ein synchrones Interface ist schon besser. Nicht umsonst sind SD-RAMs schneller als die alten (asynchronen) D-RAMs. >Mir stellt sich jetzt die Frage, ob das grundsätzlich geht, dass man >Bus-Signale mit dem CPU-Clock sampelt. Vom Verständnis her schon, da ja Ja. Die Frage ist nur die Phasenlage. Wenn man Pech hat, sampelt man genau auf den Datenflanken :-0 MFG Falk
Falk Brunner wrote: > @ Thomas Pototschnig > >>Problem, dass ich ein paralleles Interface reinbauen wollte und ich der >>Meinung war, dass ich das Interface als asynchrones Speicher-Interface >>implementieren muss, was extrem viele Nachteile mit sich bringt. > > Naja, extrem vielleicht nicht, aber ein synchrones Interface ist schon > besser. Nicht umsonst sind SD-RAMs schneller als die alten (asynchronen) > D-RAMs. Aber fast ... wenn man sich überlegt was man für Worst-Case-Zugriffszeiten bekommt, dann macht das schon einiges aus ... Okay - wir können uns ja auf "große Nachteile" einigen :-) >>Mir stellt sich jetzt die Frage, ob das grundsätzlich geht, dass man >>Bus-Signale mit dem CPU-Clock sampelt. Vom Verständnis her schon, da ja > > Ja. Die Frage ist nur die Phasenlage. Wenn man Pech hat, sampelt man > genau auf den Datenflanken :-0 Dann müsste man irgendwie versuchen herauszufinden, ob und wie lang das Taktsignal verzögert wird. Wie macht man das am Besten? Erfahrungswerte wären hier wahrscheinlich viel wert ... Mfg Thomas Pototschnig
@ Thomas Pototschnig (pototschnig) >> Ja. Die Frage ist nur die Phasenlage. Wenn man Pech hat, sampelt man >> genau auf den Datenflanken :-0 >Dann müsste man irgendwie versuchen herauszufinden, ob und wie lang das >Taktsignal verzögert wird. Wie macht man das am Besten? Erfahrungswerte >wären hier wahrscheinlich viel wert ... Oder das Datenblatt? Beim PowerQuick ist das streng definiert, der hat ja nen synchronen Bus. MFG Falk
Falk Brunner wrote: > @ Thomas Pototschnig (pototschnig) > >>> Ja. Die Frage ist nur die Phasenlage. Wenn man Pech hat, sampelt man >>> genau auf den Datenflanken :-0 > >>Dann müsste man irgendwie versuchen herauszufinden, ob und wie lang das >>Taktsignal verzögert wird. Wie macht man das am Besten? Erfahrungswerte >>wären hier wahrscheinlich viel wert ... > > Oder das Datenblatt? Beim PowerQuick ist das streng definiert, der hat > ja nen synchronen Bus. Bis auf Timingdiagramme für Schreib- und Lesezyklen hab ich nichts brauchbares in den Datenblättern gefunden. Ich frag da lieber mal bei at91.com nach ... Mfg Thomas Pototschnig
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