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Forum: FPGA, VHDL & Co. Xilinx Spartan 3e, VHDL Modell: nicht benutzte Eingänge


Autor: Martin Kohler (mkohler)
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Hallo zusammen,

Bei meinem Modell habe ich in der Entity zwei Eingangssignale, welche 
intern (vorerst) nicht verwendet werden. Diese sind im .ucf File 
angegeben und laufen also intern "ins Leere".
Das freut nun ISE9.1 nicht besonders...

Die Eingänge aus dem Modell entfernen will ich lieber nicht, da ich 
diese später noch brauche.

Wie kann ich am einfachsten erreichen, dass sich ISE9.1 nicht an den 
Eingängen stört und diese einfach als "nicht benutzt" zur Kenntnis 
nimmt, ohne dauernt Warnungen auszugeben?

Einen Pull-up im .ucf konfigurieren reicht wohl nicht?

Gruss, Martin

Autor: Falk (Gast)
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@ Martin Kohler (mkohler)

>Bei meinem Modell habe ich in der Entity zwei Eingangssignale, welche
>intern (vorerst) nicht verwendet werden. Diese sind im .ucf File
>angegeben und laufen also intern "ins Leere".
>Das freut nun ISE9.1 nicht besonders...

>Wie kann ich am einfachsten erreichen, dass sich ISE9.1 nicht an den
>Eingängen stört und diese einfach als "nicht benutzt" zur Kenntnis
>nimmt, ohne dauernt Warnungen auszugeben?

Die Einträge im UCF auskommentieren.

>Einen Pull-up im .ucf konfigurieren reicht wohl nicht?

Nein, es ist sogar falsch! Einem nichtexistenten Signal einen Pull-up 
zuzuweisen ist eher schwierig. Unbenutzte IOs weden automatisch mit 
Pull-Ups versehen oder offen gelassen, kann man global einstellen.

MFG
Falk

Autor: Martin Kohler (mkohler)
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Das heisst aber auch, dass ich diese Reserve-Signale auch in der Entity 
entfernen muss?

Autor: Falk (Gast)
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@ Martin Kohler (mkohler)

>Das heisst aber auch, dass ich diese Reserve-Signale auch in der Entity
>entfernen muss?

Nein. ISE wird zwar ein Warnungen über "unused inputs" rauswerfen aber 
sonst alles normal bearbeiten. Und du must sie ja nicht löschen, einfach 
mit -- auskommentieren tuts auch ;-)

MfG
Falk


Autor: Martin Kohler (mkohler)
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Ok, ich werde das mal versuchen, danke.

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