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Forum: FPGA, VHDL & Co. Fifo mit independent clock


Autor: Manuel Kampert (manuel1139)
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Hallo!

Kann es sein das ein Fifo per Design während er gelesen wird keine neue 
Daten annimmt? Scheint jedenfalls bei dem Xilinx IP so zu sein...

Gruß,
  Manuel

Autor: Falk Brunner (falk)
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@ Manuel Kampert (manuel1139)

>Kann es sein das ein Fifo per Design während er gelesen wird keine neue
>Daten annimmt? Scheint jedenfalls bei dem Xilinx IP so zu sein...

Quark. Dann wäre der Sinn eines FIFOs vollkommen aufgehoben.
Denk dran, dass die FIFOs freilaufende Takte brauchen. Auf beiden 
Seiten, wenn es asynchrone sind.

MfG
Falk

Autor: Bluehorn (Gast)
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Hallo Falk,

> Quark. Dann wäre der Sinn eines FIFOs vollkommen aufgehoben.
> Denk dran, dass die FIFOs freilaufende Takte brauchen. Auf beiden
> Seiten, wenn es asynchrone sind.

Was sind eigentlich freilaufende Takte? Ich finde einfach nirgends eine 
Definition für diese Bezeichnung.

Danke und Gruss, Torsten

Autor: Manuel Kampert (manuel1139)
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Danke erst mal für die Antwort. Dachte schon ich muß mein Design nochmal 
komplett umwerfen. Was sind freilaufende Takte?

Autor: Falk Brunner (falk)
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@ Bluehorn (Gast)

>Was sind eigentlich freilaufende Takte? Ich finde einfach nirgends eine
>Definition für diese Bezeichnung.

Nomen est Omen. Das sind Takte wie von einem Oszillator, die halt IMMER 
gleichmässig laufen. Man kann auch Takte über Steuwerungen zeitweise 
abschalten (clock gating) Das ist aber meist schlecht.

Taktung FPGA/CPLD

MfG
Falk

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