Hallo da draußen, ist mein erstes FPGA-Projekt. Das Schematic habe ich fertig (nur top-level-design). Ich habe jetzt folgende files: *.sch, *.ucf *.vhd. Wie bekomme ich jezt ein *edn-file (Netzliste) zustande ? Das Projekt-Fenster sagt "no flow available. Danke ! Otto
Du must auf das SCH klicken und die einzelnen Schritte XST, PAR etc per Klick anwerfen. Xilinx übersetzt das SCH, das ja einen reine Verdingungsliste ist, in ein *.vhj, welches die Verindungen als Signale sowie die Instanzen und Komponenten enthält, die im SCH eingetragen worden sind. Voraussetzung: Das SCH ist ok.! Sonst gibt es nix! Dieses *.vhj kann man ausserhalb der Entwicklungsumgebung von Xilinx auch in vhd um benennen und zusammen mit anderen weiternutzen.
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