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Forum: Mikrocontroller und Digitale Elektronik Clock Skew - ab welcher Laufzeit ein Problem


Autor: Bernd Schuster (mms)
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Hallo,

bei einer Taktrate von 80MHz = 12.5ns Periodenlänge - ab welchem 
Laufzeitunterschied muss man sich Gedanken machen über Clock Skew 
Effekte?

Kann man das einfach in mm Leiterbahnlänge angeben, wenn die 
Geschwindigkeit auf FR4 ca. 14cm/ns sind?

Sind TOF Geschichten bei solchen Frequenzen auch schon wichtig? Bzw. 
wann treten hier Probleme auf
http://de.wikipedia.org/wiki/Time-of-flight_Massen...


Bernd

Autor: Bernd Schuster (mms)
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meine frage bezüglich der Clock Skrew läuft dahin, dass ich einen IC 
habe der zwei weitere ICs diese CLock zur Verfügung stellt. Routet man 
diese CLK-Leitung nach daisy-chain oder sternförmig? Wenn sie 
sternförmig geroutet werden kommen die CLK-Signale gleichzeitig an, aber 
der Wellenwiderstand halbiert sich wieder und dadurch treten doch wieder 
erhöhte Reflexionen auf.

Macht man deswegen bei einer CLK Leitung eine serielle Terminierung oder 
eine parallel Terminierung?

Bernd

Autor: Tina Berger (tina)
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das hängt von vielen Faktoren ab... z.B. von den Anstiegszeiten auf den 
Leiterbahnen.. beispielsweise für Ethernet TX oder RX ist das 
unwichtig... wichtig wird es bei clk-signalen und die würde ich stets 
sternförmig routen also von dem pin des controllers weg zu den einzelnen 
ICs und kein Daisy-Chain (vor allem nicht, wenn die beiden Ics weiter 
als 2cm oder so auseinandersitzen)

Dieses (ich glaub man nennt es) sternförmige Routen sieht man auch auf 
vielen professionellen Leiterplatinen anhand der anordnung der Chips 
zueinander...

1 Möglichkeit: controller und speicher z.B. schön nebeneinander nicht 
hintereinander und zwei clk-leitungen

2. Möglichkeit: Chips befinden sich auf unterschiedlichen Seiten der 
Platine -> Daisy-Chain da keine großen Strecken dazwischen liegen

Gruß
Tina

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