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Forum: FPGA, VHDL & Co. Performance Xilinx MIG


Autor: Pit (Gast)
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Hallo zusammen,
auch ich arbeite nun mit dem MIG. Leider habe ich, wie auch so manch 
andere feststellen müssen, dass die Performance nicht so gut ist. Beim 
Einsatz mit Virtex4 wird KEIN Bank-Management unterstützt. Keine Bänke 
bleiben offen. Interleaving ist auch nicht möglich!
Hat eventuell jemand den MIG-VHDL code so modifiziert dass es optimaler 
läuft? Habe zumindest gesehen dass beim Virtex5 der MIG ein 
Bank-Management unterstützt.
Gruß
Pit

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