Hallo zusammen Ich hab schon mein erstes Verilog Programm geschrieben, und ich möchte es gern simulieren. leider geht es nicht ich bekomme immer die Meldung "no simulation input file assignment specified on simulator page of the settings dialog box". Was soll ich tun? Sergei
Die Meldung sagt doch schon alles. Du muss dein Vector File unter Assignments -> Setting -> Simulator Settings eintragen.
Ja, aber was ist diesen Vektor, ist er schon vorhanden, oder muss ich ihn erzeugen?
Diese Datei musst du schon selbst schreiben oder zeichen, es beinhaltet den Testablauf. Ich würde aber den Altera eigenen Simulator nicht verwenden, sondern gleich mit Modelsim arbeiten. Modelsim kannst du gratis von Altera herunterladen.
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