Forum: FPGA, VHDL & Co. Quartus II Simulation Input File


von Sergei (Gast)


Lesenswert?

Hallo zusammen
Ich hab schon mein erstes Verilog Programm geschrieben, und ich möchte 
es gern simulieren. leider geht es nicht ich bekomme immer die Meldung 
"no simulation input file assignment specified on simulator page of the 
settings dialog box".
Was soll ich tun?
Sergei

von ----- (Gast)


Lesenswert?

Die Meldung sagt doch schon alles. Du muss dein Vector File unter 
Assignments -> Setting -> Simulator Settings eintragen.

von Sergei (Gast)


Lesenswert?

Ja, aber was ist diesen Vektor, ist er schon vorhanden, oder muss ich 
ihn erzeugen?

von ----- (Gast)


Lesenswert?

Diese Datei musst du schon selbst schreiben oder zeichen, es beinhaltet 
den Testablauf. Ich würde aber den Altera eigenen Simulator nicht 
verwenden, sondern gleich mit Modelsim arbeiten. Modelsim kannst du 
gratis von Altera herunterladen.

Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.