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Forum: FPGA, VHDL & Co. Quartus 7.0: register auf IO mappen


Autor: Matthias (Gast)
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Hallo,

ich habe die Quartus 7.0 Web Edition und verzweifle gerade etwas auf er 
Suche nach dem Dialog, in dem ich einstellen kann, dass die 
Input/Output-Register auf IO gemappt werden. Laut dem was ich bisher 
gelesen habe, gibt es einen Ports-Dialog, in dem man das setzen kann, 
aber ich finde ihn nicht. In der Quartus-Hilfe finde ich dazu leider 
auch nichts.


Kann mir da jemand weiterhelfen?

Autor: Dirk (Gast)
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Meinst Du Assignment-> PINS ?

Autor: ----- (Gast)
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Sowas wird im Assignment Editor festgelegt. Z.b
"Name des registers" "Fast Output Enable Register" "On" "Yes"

Autor: Matthias (Gast)
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Bei den Virtex von Xilinx gibt es ja die IOBs und die Möglichkeit, die 
Register in diese IOBs zu legen, was die time clock to output verbessert 
(und da bin ich noch zu langsam). Dasselbe muss auch mit einem Cyclone2 
von Altera möglich sein. Aber ich finde die Einstellung nicht.

ad " -----": danke, probier ich gleich aus, muss zuerst noch kochen :) .

Autor: Matthias (Gast)
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oh, da hab ich mich vertan, den dialog gibts anscheinend mit einem 
produkt von mentor grapics, das man gemeinsam mit quartus verwenden 
kann.

dann muss ich wohl wirklich den assignment editor verwenden, der sich 
mir bisher noch nicht 100% erschlossen hat (muss ich jetzt die register, 
die auf die ports ausgeben als fast output oder input register 
definieren oder die ports selber? bei den ports sind mir im ersten 
versuch die pin assignments verschwunden).

Autor: ----- (Gast)
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Laut Dokumentation ist es egal ob du den Port oder das Register zuweist, 
wobei der Port zu bevorzugen ist. Ist der Port ein Ausgang muss fast 
output gewählt werden um kurze Tco Zeiten zu erreichen.

Autor: Winfried (Gast)
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Bestimmenten Register ein IO-Port-Register zuzuweisen ist eine 
Möglichkeit. Der andere, elegantere Weg ist, für die Ausgangssignale 
Timing Constraints (tco oder set_min_delay mit TimeQuest) anzugeben. Ist 
es möglich und notwendig werden Register damit automatisch in das IO-Pad 
ausgelagert.

Es ist übrigens empfohlen dem Synthese/Mapping-Werkzeug für alle Ein- 
und Ausgänge Timing Constraints mitzugeben. Die Anforderungen für das 
Timing sollten aber möglichst realistisch sein um dem Werkzeug (z.B. 
Quartus) moeglichst viele Freiheitsgrade zur Optimierung offen zu 
lassen.

Autor: Henk (Gast)
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"Fast input" und "Fast Out" regelt as. "Fast Output Enable" ist für 
Tristatepfade.

Autor: Matthias (Gast)
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Sorry, ich hab hier gar nicht mehr reingeschaut. Danke für die 
Antworten, ich hab es mit tco Settings für die Outputs gemacht und damit 
funktioniert es wunderbar, ich hab 100Mhz Frequenz und Setup-Zeiten von 
2ns, hab also 8ns tco als contraint gegeben und meine worst-case tco 
beträgt laut Timing Analyse ca. 6,5ns. Die Hardware macht auch mit.

Ein wenig Sorgen machen mir noch die negativen Hold Zeiten am 
Dateneingang (ich steuere einen SDRAM an), die ca. 3,5ns betragen. Auf 
der HW funktioniert es an sich, aber wenn man das noch verbessern 
könnte, würde ich das ganz gut finden.

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