Ich habe Linux on Mac(PowerPC CPU). Gibt es welche Moeglichkeit ein VHDL Program nur auf syntaktische Fehlern checken? Wie sieht Open Source Entwicklung fuer ASIC/FPGA Design Automation in allgemein aus? Danke.
GHDL ist ein Open Source VHDL Simulator, ähnliches gibt es für Verilog. Mit FPGA-Synthese sieht's schlecht aus; es gibt wohl ein paar experimentelle Projekte, von einer brauchbaren Toolchain ist das aber noch alles weit entfernt.
hhanff wrote:
> Und? Läufts???
yes! funktioniert!
compilation dauert sogar weniger als eine sekunde,
die Ergebnisse schaue ich im gtkwave
zu oben: Ich frage mich, WAS ein open source tool aus dem VHDL zaubern soll mit Blick auf die Synthese. Register-Logik ? Einen ASIC? Ohne Zielhardware ist da so wenig zu wollen, wie bei einem C-SourceCode ohne Zielprozessor.
Wer spricht den von Synthese? Der Fragesteller wollte einen Syntaxcheck, und den hat er jetzt. VHDL war ja übrigens ursprünglich gar nicht für Synthese gedacht, sondern als Hardwarebeschreibungs- und Verifikationssprache. Die Synthese ist nachher draufgepropft worden.
>Synthese ist nachher draufgepropft worden. In der Tat. Daher wimmelt es in VHDL von Prozessen, die nichts anderes sind, als Simulationsanweisungen, die sich in keinster Weise mit processes in Pascal vergleichen lassen (wo der Kram meines Wissens her kommt!) Die Umdenke von Alog in Hardware muss man immer noch im Kopf machen. Meines Erachtens hätte man mit einer echten Hardwarebeschreibungssprache anfangen sollen aus der sich die Simulation ableitet. Das wäre einduetiger ! Sehr viel eindeutiger !
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