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Forum: FPGA, VHDL & Co. inout std_logic unresolved in modelsim


Autor: tobias hofer (Gast)
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hallo

ich habe folgendes problem:

der code ist nur ein ausschnitt aus der testbench
  COMPONENT DSP_Interface
  PORT(
    DSP_DATA   : INOUT std_logic_vector(15 downto 0);      
  );
  END COMPONENT;

        SIGNAL DSP_DATA :  std_logic_vector(15 downto 0);

BEGIN

  uut: DSP_Interface PORT MAP(
    DSP_DATA  => DSP_DATA
  );

  DSP_DATA <= X"00AA";
...

Wenn ich nun die testbench mit modelsim simuliere wird DSP_DATA kein 
wert zugewiesen. Das heist wave viewer von modelsim hat DSP_DATA immer 
den Wert 'UUUUUU...'
Hat jemand eine Idee woran das liegen könnte. Alle anderen Signal die 
nicht bidirektional sind funktionieren.

Danke, Tobias

Autor: Falk Brunner (falk)
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@ tobias hofer (Gast)

>Hat jemand eine Idee woran das liegen könnte. Alle anderen Signal die
>nicht bidirektional sind funktionieren.

Möglicherweise treibt das Modul aktiv oder U auf den Bus. Es muss in dem 
Fall aber "Z" ausgeben, damit deine Zuweisung aktiv werden kann.

MFG
Falk

Autor: tobias hofer (Gast)
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ja das war das problem

danke

tobias

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