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Forum: FPGA, VHDL & Co. Digitale PLL DDS mit FPGA


Autor: Ulrich Spizig (uli)
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Hallo,

hat irgend jemand Erfahrung mit PLLs, die sich rein digital (DDS 
anstelle eines VCOs, und keine analogen Filter) auf einem FPGA 
realisieren lassen. Die PLL sollte im Frequenzbereich von einigen Hz bis 
etwa 1 MHz arbeiten und möglichst auch den gesamten Bereich als 
Lock-Bereich aufweisen. Eine einfache PLL würde genügen (keine 
Taktvervielfachung oder ähnliches).

Gibt es irgendwelche Referenzdesigns (am besten in VHDL)?
Was nimmt man am besten als Phasendetektor (oder besser 
Frequenz-Phasendetektor). Was sieht ein guter Filter aus ?

gruß

uli

Autor: sechseinssechs (Gast)
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Ein DDS ist keine Konkurrenz fuer ein VCO. Die haben fast nichts 
gemeinsam. Was es allerdings gibt sind in FPGAs implementierte VCOs, die 
den aussen angelegten Takt fuer intern vervielfachen. Ein DDS hat mit 
einem PLL auch fast nichts zu tun. Du moechtest einen dgigitalen PLL ? 
Von 1Hz bis 1MHz ? Das ist eher viel. Der FPGA sollte auf einer festen 
Frequenz laufen ? zB 100MHz ? Und das Ausgangssignal wie ein DDS 
erzeugen ?
Sollte machbar sein.

Autor: Stefan (Gast)
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Hallo Uli,

ich muss meinem vorredner etwas wiedersprechen.

Es ist nicht ganz deutlich, ob du das Signal in der digitalen oder 
analogen Domain benoetigst? Fuer den zweiteren Fall eignet sich unter 
umstaenden ein DDS.

Das digitale Gegenstueck eines analogen VCOs wird als NCO bezeichnet. 
Dieses Element ist auch die Grundlage eines DDSs!
Der NCO besitzt ein Offset Register, welches kontinuierlich im Wert 
geaendert werden kann um so die Ausgangsfrequenz zu aendern. Es muss 
"nur" darauf geachtet werden, dass die Update Rate ins Konzept passt.

Als Phasendetector kann man im einfachsten Fall ein XOR-Glied verwenden. 
Es gibt natuerlich weitere Realisierungsformen. Ich glaube die 
Datasheets von Philips (PLL) haben dazu ein paar gute Erlaeuterungen.


Stefan

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