HILFE:vhdl.Danke im Vorraus

[Ulrich U. (bobo)]

Beschreiben Sie mit VHDL einen Zähler, der zyklisch abwärts von 199 bis 
0 herunterzählt.
Der Zähler soll auf den Wert 199 beim Reset initialisiert werden. Die 
folgende Schnittstelle
ist vorgegeben:
entity cnt200 is
port (clk, -- clock
resn: in std_logic; -- reset, L-active
pwmv: in std_logic_vector(7 downto 0); -- see b)
cnt: out std_logic_vector(7 downto 0);
pwms: out std_logic); -- see b)
end cnt200;
Berücksichtigen Sie zunächst nicht die Ports pwmv und pwms.
b) Erweitern Sie nun den Zähler um die Behandlung der ports pwmv und 
pwms. Wenn der
Zählerstand kleiner als der Eingangswert pwmv ist, soll das Signal pwms 
den Wert ’1’ erhalten,
ansonsten ’0’. Im Reset soll pwms den Wert 0 erhalten.

[Andreas S. (andreas) (Admin)]

Wo genau ist das Problem?

[Ulrich (Gast)]

Das Problem ist die Lösung dieser Aufgabe...

[nebagfuasuah (Gast)]

entity cnt200 is
port (clk, -- clock
resn: in std_logic; -- reset, L-active
pwmv: in std_logic_vector(7 downto 0); -- see b)
cnt: out std_logic_vector(7 downto 0);
pwms: out std_logic); -- see b)
end cnt200;

void _vhdl_main( rising_edge(clk) ) :: cnt2000 {
 std_logic_vector cnt <= 199;
 if (pwms := 0) then
   cnt <= cnt-1;
 end if;
 wait for clk;
end void

[Morin (Gast)]

Hey! Man baut keine Fallen ein, die Leute wollen schließlich nur ihre 
Hausaufgaben fertig kriegen ;)

In dieser Zeile:

void _vhdl_main( rising_edge(clk) ) :: cnt2000 {

muss es selbstverständlich cnt200 heißen, nicht cnt2000.

[Valerij M. (fpga-dev)]

Abgesehen davon, daß der Code von nebagfuasuah Müll ist, sollte man sich 
wirklich die Frage stellen, ob man den Studenten wirklich hilft, wenn 
man hier die entsprechenden Lösungen postet.

Wie wäre es mit einem Verhaltenskodex, daß hier im Forum keine Lösungen 
für irgendwelche Hausaufgaben auf dem Silbertablett serviert werden? Und 
wenn im Forum die Fragen von Studies beantwortet werden, dann nur wenn 
anhand der Fragestellung erkennbar ist, daß der Fragende sich mit dem 
Problem ausgiebig beschäftigt hat.

Oder seid ihr (als Arbeitgeber und Beschäftigte der Industrie) scharf 
drauf, daß die zukünftigen Ingenieure VHDL (nur als Beispiel) nicht an 
einer (Fach-)Hochschule sondern später (als eure Angestellte oder 
Kollegen) lernen???

Ich muss natürlich hinzufügen, daß ich als WM arbeite.

Gruß,

fpga-dev

[Morin (Gast)]

Natürlich ist der Code Müll, das kann sich jeder mit 
VHDL-Grundkenntnissen zusammenreimen. Ich vermute doch stark, die 
Absicht von nebagfuasuah war, dass dieser Code als "Lösung" der 
Hausaufgabe abgegeben wird damit die ganze Sache an die Wand fährt.

> Oder seid ihr (als Arbeitgeber und Beschäftigte der Industrie) scharf
> drauf, daß die zukünftigen Ingenieure VHDL (nur als Beispiel) nicht an
> einer (Fach-)Hochschule sondern später (als eure Angestellte oder
> Kollegen) lernen???

Diese Frage sollte damit beantwortet sein ;)