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Forum: FPGA, VHDL & Co. Fragen zur FPGA-Initialisierung und Reset


Autor: Frank Ungermann (Gast)
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Ich bin Neuling bei den FPGAs und habe nur die grundlegenden 
Digitaltechnikkenntnisse aus dem Studium und dem ASIC-Sektor. Es geht 
mir um die grundsätzliche Beschaltung der FFs, wie sie von der Synthese 
anhand des Codes bewerkstelligt wird.

Wie wirkt z.B. ein logischer Reset? wie wikren Initalwerte etc.
Im VHDL schreibe ich z.B. folgendes (Ich habe das jetzt mal Allgemein 
gemacht) :
process xyz (reset, powersave, clock)

if (reset = '1') then
    register <= reset_value;
elsif (powersave ='1') then
    -- nothing
elsif rising_edge (clock) then
   if (init = '1') then
        regsiter <= init_value;
   else
       register <= input;
   end if;
end if;



Das heisst, ich möchte das Register (und auch alle anderen vectoren 
z.B.) bei einem Reset in einem Urzustand bringen, bei einem logischen 
Reset (init) in einen Startzustand (das brauchen einige Schaltungen) und 
im normalen Modus soll das register vom input gespeist werden, während 
bei power save das Schaltwerk steht!

power save, reset und clock müssen dazu in die liste, nicht aber init, 
da synchron,

Stimmt das soweit?

Nun die Frage: Was geschieht mit den FPGA-Registern bei einem 
physikalischen device_reset ?  Das ist ja nicht automatisch der Reset 
von oben, oder ?

Was haben dann die Register für Werte ?  Stehen dann da die Werte drin, 
die ich bei der Signalgeneration signal : std_logic_vector (7 downto 0) 
:= "01101110" z.B?

Wann werden diese Initialwerte überhaupt geladen? Schon beim 
Hardwarereset, oder erstnachdem das FPGA aus dem Flash gealden wurde?
Ich dachte bisher, daß diese Initwerte genauso wie die RAMs im Initfile 
des FPGAs stecken, das FPGA also keine definierten Werte hat, solange es 
nicht geladen ist.

Jetzt zurück zur Schaltung: Abgesehen von dieser Initproblematik ist es 
ja wohl so, daß ich in jedem Fall irgend einen Pin brauche, den ich als 
Reset benutze. Wo und wann wirkt der ?  Wirkt der auf den asynch clr der 
Register?  Wie wird das dann gemacht, wenn ich ein FF per reset auf Null 
resetten will? Wird dann die Schaltung vom Tool negiert, so wie man das 
beim ASIC machen würde (also überall ein "Not" hin?) - clr geht ja nur 
auf Null,oder ?

Oder wirkt der über einen synchronen Eingang? Da der Reset von Aussen 
kommt, muss man ihn ja oftmals (mehrfach) einsynchronisieren, da die 
Schaltungen sonst nicht 100% gesynched sein können. Macht es dann 
überhaupt Sinn, den als asynch-eingang zu deklarieren, zu betrachten?

Wie macht das das Tool? Geht es z.B. über der Register-Load Pin? MAchen 
das alle Tools gleich?

Meinen logischen Init von oben müsste das tool jedenfalls über einen 
load oder preset-Eingang verarbeiten können. Wie erfährt man in Xlinx 
ISE, wie das real angeschlossen wurde? Ist das voll deterministisch, 
oder passiert es, daß das toll bei FPGA Überfüllung Sachen anders baut, 
um Register zu sparen, oder was auch immer ?

Kann ich am VHDL etwas verbessern, um das noch zielorientierter zu 
machen, oder anders, kann ich etwas weglassen, um dem tool mehr 
Freitheitsgrade zu geben und trotzdem dasselbe erhalten ?
Fragen über Fragen ...

Autor: Roger Steiner (edge)
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Reset ist ein Relikt von den ASICs und Aufbauten mit digital ICs.
Bei SRAM basierten FPGAs brauchts den nur in den seltesten Faellen 
wirklich.
Die Register erhalten ihre Startwerte mit der Konfiguration, zudem ist 
es meist besser den FPGA zuerueck in den config mode zu zwingen, z.B. in 
verbindung mit einem supply voltage supervisor.

Es gibt bei manchen FPGAs die device clear pins, ist aber eher fuer 
legacy designs gedacht, ausserdem, wie der Name schon sagt, werden die 
Register zurueckgesetzt, also nichts mit inital werten.

Zu Xilinx und SRAM FPGAs generell, schau dir dieses Dokument an:
http://www.xilinx.com/support/documentation/white_...

Wenn du wirklich resets brauchst, dann mach die wen moeglich synchron, 
auch dein powersave ist problematisch und spart nicht wirklich strom.

Cheers, Roger

Autor: Frank Ungermann (Gast)
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Also irgendeinen Reset / Init braucht man je in jedem Fall. Wenn ich 
dich richtig lesen, plädierst Du für ein Weglassen des Resets nach 
obigem Muster sondern für die Nutzung eines synchronen Resets gemäß 
meines Konstrukts mit dem Init. Damit erübrigt sich die Frage mach der 
Auswirkung des Resets. Wobei: Ich hätte schon gerne mal gewusst, wie das 
FPGA FF genau realisiert wird.

Offen ist weiterhin auch noch die Frage nach den im VHDL eingebetteten 
init-Werten, die ja für eine Simulation auch sehr vorteilhaft sind: Wann 
genau wirken diese init-Werte?

Autor: Roger Steiner (edge)
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Frank Ungermann wrote:
> Also irgendeinen Reset / Init braucht man je in jedem Fall.

wie gesagt, SRAM FPGAs haben einen impliziten reset/init durch die 
Konfiguration.

> Wenn ich
> dich richtig lesen, plädierst Du für ein Weglassen des Resets nach
> obigem Muster sondern für die Nutzung eines synchronen Resets gemäß
> meines Konstrukts mit dem Init.

Ich plaediere fuer ein Design welches ohne Reset auskommt.

> Offen ist weiterhin auch noch die Frage nach den im VHDL eingebetteten
> init-Werten, die ja für eine Simulation auch sehr vorteilhaft sind: Wann
> genau wirken diese init-Werte?

Die Init Werte sind nach der Konfiguration gesetzt, um das geht es ja.

Cheers, Roger

Autor: Frank Ungermann (Gast)
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Ok, laut doc von Xilinx ist es auch so, daß ohne Reset gearbeitet wird. 
Für meine state machines sollte es also reichen, den impliziten 
init-Wert auf den Startzustand zu stellen, damit alles anläuft. Einen 
logischen Reset braucht ich aber in jedem Fall, da meine CPU auf dem 
board das FPGA neu starten können müss. Das ist eine Forderung aus dem 
LH und ich habe viele FMS.

Autor: Andreas F. (chefdesigner)
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>Ok, laut doc von Xilinx ist es auch so, daß ohne Reset gearbeitet wird.
Gilt das auch für die Alteraschiene?

Wie baut man das denn nun am Besten? Ein synchrones Signal zum Reset?

Autor: Roger Steiner (edge)
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Andreas Fischer wrote:
>>Ok, laut doc von Xilinx ist es auch so, daß ohne Reset gearbeitet wird.
> Gilt das auch für die Alteraschiene?

Ja.

> Wie baut man das denn nun am Besten? Ein synchrones Signal zum Reset?

Initialwerte den Signalen zuweisen.

Cheers, Roger

Autor: Andreas F. (chefdesigner)
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Aber die werden doch nur einmal zu Beginn gesetzt?

Autor: Roger Steiner (edge)
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Andreas Fischer wrote:
> Aber die werden doch nur einmal zu Beginn gesetzt?

ja, und? Ueberlege mal wieviele deiner Schaltungen im Betrieb wirklich 
einen Reset brauchen. Anstatt einem globalen Reset kann man auch das 
FPGA in den Konfigurations-Modus zwingen und hat beim loslassen wieder 
die Initialisierung beim startup.

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