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Forum: FPGA, VHDL & Co. Probleme mit Xilinix ISE und Modelsim


Autor: lex (Gast)
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hi!

Ich hab folgendes Problem. Ich erstelle eine Testbench in Xilinx. DAs 
funktioniert noh. Will ich die TEstbench aber simulieren werden die 
Signale im Modelsim alle als undefiniert angezeigt.

Daraus resultiert das ich diese Warning im Modelsim bekommen:

There is an 'U'|'X'|'W'|'Z''-' in an arithmetic operand, the result will 
be 'X'(es).
Time: 0 ps Iteration: 0 Instance: /vga_timingcreator

Weiß jemand wie ich die Signale simulieren kann?

Danke

Autor: foo (Gast)
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Liegt wahrscheinlich dran, dass du Signale nicht
initialisierst. Zeig einfach deinen Code, am besten
nen möglichst kleinen, jedoch testbaren Abschnitt
der das Problem demonstriert.

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