Hallo,

kann mir jemand sagen, wie ich beim STR9 feststelle, wann er alle Byte
aus dem FIFO des SSP0 gesendet hat? Das Busy im SSP0_SR braucht etwa
50ms, bis es reagiert... bei einer Clock-Rate von etwa 750kHz. Bei 4Mhz
Takt geht es unverhältnis mässig schneller schneller.

Die PLL läuft mit 48MHz.


Danke
Michi

Hallo Michi,

ich bin mir nicht sicher, da ich mich auch gerade erst in die SSP vom
STR9 einarbeite.
Aber müsste man dazu nicht das "SSP_FLAG_TxFifoEmpty"-Flag abfragen?

Gruß
Udo

Hallo Udo,
das hab ich schon probiert. Brauche das nämlich für das Chip-Select.
Leider ist das FIFO aber leer, bevor das letzte Byte herausgetaktet
wurde.

Michael

mmh, hast du denn die Framelänge richtig bestimmt?
So wie ich das "reference-Book" lese, wird der /SS selbständig betätigt.
Udo

Das stimmt, aber ich habe 3 Teilnehmer am SPI-Bus...somit muss ich das
CS zu Fuss setzen.

Michael

> Leider ist das FIFO aber leer, bevor das letzte Byte herausgetaktet
> wurde.

dann vermute ich mal, dass CPOL und CPHA nicht richtig eingestellt sind.

Gruß
Udo

Habs...zumindest schon mal mit dem Chip-Select: Warte nun auf das
Busy-Bit im Register (natürlich mit Timeout ;-)), habe vorher nur bei
jedem durchlauf geschaut, was immer etwas dauert, bis man wieder vor Ort
ist...

Michael