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Forum: FPGA, VHDL & Co. State Machines grafisch darstellen


Autor: Gast (Gast)
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Hallo,

Ne Frage zu StateMachines.
Es soll Tools geben die mir aus einer SM in VHDL Code eine Grafik 
erstellen, ähnlich wie in StateCAD.
Kennt jemand von euch so ein ( freeware ;-) ) Tool?
Stichworte währen "Visual HDL" oder  "Visual Elite" von Modelsim.
In der Gnu-Welt soll es auch Tools zur Visualisierung geben.

Vielen Dank für Eure Antworten

Autor: DP unregistered (Gast)
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Damit hab ich mich auch schon beschäftigt.
Ergebnis war das ich einen Parser in Matlab schrieb, der mir das ganze 
mehr oder weniger gut aufbereitet.

Autor: Andreas F. (chefdesigner)
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Kannst  Darfst  Willst Du den publizieren?
Ich suche auch sowas, komme aber nur auf den Altera SM Analyzer und der 
streckt alles flach ;-(

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