Hallo, habe für ein Projekt die verschiedenen Simulationen mit einer Testbench durchlaufen. (Xilinx ISE 10.1 und Modelsim 6.3e). Nun habe ich das Problem, das bei der letzten Simulation (Post-Route Simulation) die Simulation einfach ewig dauert. Habe nach 48 Stunden abgebrochen. ModelSim zählt im Pikosekundenbereich pro Minute hoch während ich im Mikrosekundenbereich simulieren muss. Die anderen Simulationen waren nach ca. 10 Minuten bzw schneller fertig. Zudem gab es noch die Meldungen unter ISE: INFO:NetListWriters:635 - The generated VHDL netlist contains Xilinx SIMPRIM simulation primitives and has to be used with SIMPRIM library for correct compilation and simulation. INFO:NetListWriters:678 - Setup Simulation INFO:NetListWriters:688 - To perform a setup simulation, specify values in the Maximum (MAX) field with the following command line modifier: INFO:NetListWriters:659 - -SDFMAX INFO:NetListWriters:669 - Hold Simulation INFO:NetListWriters:689 - To perform the most accurate hold simulation, specify values in the Minimum (MIN) field with the following command line modifier: INFO:NetListWriters:660 - -SDFMIN INFO:NetListWriters:665 - For more information on how to pass the SDF switches to the simulator, see your Simulator tool documentation. Kann ich die Simulation beschleunigen, muss ich ggf. noch Einstellungen vornehmen? Besten Dank im Voraus! Gruß Achim
Benutzt Du die kostenlose Modelsim-Version von Xilinx? Die hat ab 10000 Zeilen nur noch 1% Simulationsgeschwindigkeit der Normalversion: http://www.xilinx.com/support/answers/24506.htm
Hallo, ich benutze die PE Student Edition von ModelSim, habe mich dort registriert und konnte sie dann downloaden. Später gab es dann eine E-Mail mit Anhang, der dann ins Programmverzeichnis abgelegt werden musste. Auch überschreite ich nicht die 10.000 Zeilen VHDL-Code nicht. Gruß Achim
Bist Du Dir mit den Zeilen sicher? Es geht um die Zeilen in Deinem Post-Route-Modell, nicht um Deinen ursprünglichen Code.
Bei mir hat der Simulator klar bei Simulationsstart gewarnt, wenn das Limit überschritten war. Da steht dann etwas von "size exceeds limits of xxx non-leaf statements" oder so ähnlich. Ist an sich nicht zu übersehen.
Hallo ich habe noch mal nachgeschaut, die VHDL-Datei mit der Erweiterung xxxx_synthesis.vhd hat tatsächlich über 100000 Zeilen. Aber eine besondere Meldung habe ich nicht bekommen. So weit ich das einschätzen kann läuft die Simulation auch, braucht nur ewig. Sind vielleicht wait-Anweisungen in der Testbench die Bremsen? Oder kann man von ps auf ns umschalten um den Durchlauf nicht so genau zu machen aber man kann ja schauen ob das Endergebnis stimmt? Gruß Achim
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