Hallo zusammen, ich entwerfe für mein Projekt einen "Sram-Riegel". Auf der Platine sind vier SRAM- Bausteine mit 10ns. Meine Frage: Kann ich die Adressleitungen, Datenleitungen, OE und WE ohne weiteres einfach parallel verbinden?. Stören die Bausteine sich gegenseitig? Die Chip- Select`s werden natürlich extra beschalten. Sollte ich noch was beachten? Tut mir leid, wenn die Frage schon oft gestellt wurde, habe aber nichts darüber gefunden. Bevor ich anfange, möchte ich nur auf Nummer sicher gehn. Wär klasse, wenn Ihr mir kurz helfen könntet. Gruss Alex
Über die Forumssuche findet man schon bischen was... Soweit ich das rausgefunden habe kann man Adressen, Daten, RE und WE einfach zusammenschließen. Außerdem gibt es chips, die eine 1-aus-8 selektion machen (z.B. 74AC138). Als Eingang hast du dann einfach 3 Leitungen. Wenn du das dann als 3 weitere Adressleitungen ansprichst schaut es nach außen aus wie ein großer Chip. So hab ich das aus dem Forum gelesen und so klingts für mich logisch. probiert hab ich's noch nicht. Sebastian
Genau so, wie du es vorhast, wird es schon seit Jahrzehnten gemacht. Adressdekoder noch davor, wie schon geschrieben.
Anfang der Achziger gab es in der Elektor ein Projekt zum Selbstbau eines Microcomputers. Darin war eine Speicherkarte zum Selberlöten von 4 KByte Kapazität. Eine doppelseitige Europakarte (100 mm x 160 mm) mit 32 SRAM-Bausteinen von je 256 x 4 bit. Okay, damals noch NMOS statt CMOS. Aber das ging. Nein, ich habe das Ding nicht gebaut. virtuPIC /ggadgets for tools & toys
Wenn du den SC/MP Computer meinst: Der kam bereits 1977. In den 80ern waren 1Kbit-RAMs schon genauso so veraltet wie heute.
Hallo, vom Prinzip her geht das schon. Die Frage ist was die RAMs füe eine last am Bus bedeuten. Evtl. sollten da noch Bustreiber dazwischen. Das sollten aber die Datenblätter hergeben. Eckhard
Die mir bekannten SRAMs dieser Geschwindigkeitsklasse sind ziemlich durstig und man sollte bei Stromverteilung und Layout etwas aufpassen.
vielen Dank für Eure antworten! @ Eckhard: >vom Prinzip her geht das schon. Die Frage ist was die RAMs füe eine last >am Bus bedeuten. Ich kenn mich da leider noch nicht so aus :). Was meinst Du genau damit? Bzw. wo steht das im Datenblatt? Alex
Hallo, da ich eine ähnliche Frage habe, wollte keinen neuen Thread öffnen. In meinen Projekt kommen ebenso 4 HighSpeed SRAMs von Samsung (jeweils 256Kb x 16bit, 10ns). Angesteuert werden diese mit einem Altera Cyclone III. Geplannte Takt 65MHz (auf einem Terasic DE1 Board läuft es bereits). Wie kann man ausrechnen, ob die I/O Pins von Cyclone III das vertragen? Ich bin ziemlich sicher das es geht, weil auf meinem NanoBoard 3000AL z.B. sind 2 SDRAM's, 2 SRAM's, Flash und LCD-Controller auf einem Bus sitzen (und die leitungslängen sind 20-25cm Lang!!!). Aber mich interessiert es trotzdem, wie rechne ich aus wie viele SRAM's man parallel betreiben kann? MfG aus Westerwald
Datenblätter lesen, Pin Kapazitäten angucken, Leitungskapazitäten überschlagen, Treiberleistung des Treibenden Chips (µC,FPGA,CPLD,74xx245 usw.) angucken. Die ganzen Kapazitäten kann man addieren und der Treiber muß genug strom haben um die gewünschte Flanklensteilheit hinzukriegen. Es sollte ein möglichst gutes Rechtecksignal über die Leitungen gehen (kein Sinus).
>Aber mich interessiert es trotzdem, wie rechne >ich aus wie viele SRAM's man parallel betreiben kann? So viel wie du willst. Nur das Timing auf dem BUS muss stimmen, und die Driver müssen die Leitungen (mit rel. geringem Z) auch treiben können. ggfs Timing mit rücklaufender Flanke berücksichtigen (oder gar mehrere Hin-Rück-läufe berücksichtigen, wenn Driver rel. schwach). Je länger der Bus, desto grösser nat. die Laufzeit. (ca 20ns/m)
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