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FPGA Lab

2016-08-26T13:31:24Z

134.217.165.10: Hinweis zur geplanten Windows-Anwendung entfernt.

Das '''FPGA Lab''' ist ein FPGA-basiertes Signallabor für die [http://www.mikrocontroller.net/topic/122573 Spartan-3-FPGA-Karte aus dem c´t-Lab] und die dazugehörige DACRAM-Erweiterungskarte (Verweise zu diesem Projekt am Ende dieser Seite). Es kombiniert einen modulierbaren Mehrfach-[http://www.mikrocontroller.net/articles/DDS DDS]-Generator, einen Universalzähler für Frequenz- und Periodenmessungen sowie einen Pulsgenerator. Dazu gibt es bisher eine mit [http://www.ni.com/labview/ LabVIEW] entwickelte Bedienoberfläche sowie die .NET-Klassenbibliothek [[Ct Lab Client Library]].

== Technische Merkmale ==

* Universalzähler (Frequenz-/Periodenmesser)
** Frequenz bis ca. 150 MHz, Periode bis ca. 120 Stunden
** einstellbare Messfrequenz bzw. Torzeit
** für Pulsgenerator, DDS-Kanal oder externes Signal
** Anzeige für Überlauf oder ausbleibendes Signal

* Pulsgenerator
** getrennt einstellbare Puls- und Pausendauern jeweils von 10 ns bis ca. 40 s

* 4-kanaliger DDS-Signalgenerator
** Frequenz bis 50 MHz
** Rechteck, Sägezahn (steigend oder fallend), Sinus
** einstellbare Amplitude und Phasenlage, separate Synchronisationsausgänge mit fester Phasenlage 0°
** jeder Kanal durch die anderen Kanäle in Amplitude, Frequenz und Phase modulierbar (auch gleichzeitig)
** jeder Kanal auf jeden anderen synchronisierbar

* Ein- und Ausgänge
** externer Messeingang des Universalzählers
** zwei Analogausgänge für frei wählbare Quellen (Pulsgenerator oder DDS-Kanal) gleichzeitig
** ein Synchronisationsausgang je DDS-Kanal
** Ausgangs des Pulsgenerators

* [http://www.mikrocontroller.net/articles/Serial_Peripheral_Interface SPI]-Slave zur Anbindung an einen Mikrocontroller
** mehrere addressierbare Register zum Setzen von Konfigurationswerten und Auslesen von Messwerten

=== Universalzähler (Frequenz-/Periodenmesser) ===

Dieser Zähler kann entweder die Frequenz eines internen oder externen Signals oder dessen Periodendauer messen. Die Bedienoberfläche errechnet aber auch den jeweils anderen Wert und zeigt beide zusammen an.

==== Messmethode ====

Bei der Frequenzmessung dient das zu messende Signal als Takt für den Zähler, ein internes Torsignal steuert die Dauer des Zählvorganges. Bei der Messung der Periodendauer wird der Zähler durch ein internes Signal getaktet, die steigenden Flanken des zu messenden Signals steuern wiederum die Zähldauer. Je nach Messmethode arbeitet der Zähler also in der Taktdomäne des externen Signals oder des Systemtakts, die zu- und abführenden Signale werden entsprechend synchronisiert.

Der interne Zähler selbst wird durch das jeweils genutzte Torsignal weder gestoppt noch zurückgesetzt, er läuft ständig durch. Das Torsignal steuert lediglich das Auslesen des Zählers, der Messwert ergibt sich dann aus der Differenz des aktuellen und des vorangegangenen Auslesewertes. Das funktioniert auch bei einem Zählerüberlauf, solange danach der aktuelle Auslesewert den vorangegengenen nicht einholt. Der nutzbare Zählbereich hängt also nur von der Bitbreite des Zählers ab. Echte Überläufe dieses nutzbaren Bereiches werden erkannt und signalisiert.

Da das Torsignal auf das Taktsignal einsynchronisiert wird, arbeitet die Ausleselogik bei fehlendem externen Signal nicht mehr, weder bei Frequenz- noch bei Periodenmessung. In diesem Fall wird weiterhin der Wert aus dem letzten Messzyklus ausgegeben. Eine Art Herzschlagsignal zeigt jedoch an, ob Messzyklen stattfinden oder nicht.

==== Messbereiche ====

Der interne Zähler ist 32 Bit breit. Messbereich und Auflösung ergeben sich theoretisch bei der Frequenzmessung direkt aus der Torzeit, bei der Periodenmessung aus der Zählfrequenz. Natürlich gibt es aber physikalische Grenzen, die theoretischen Obergrenzen für die Frequenzmessung können nicht annähernd erreicht werden. Beim eingesetzten FPGA sind Messungen bis über 150 MHz möglich.

Die tatsächlich unterstützten Messbereiche sind:

* Frequenzmessung:
** Torzeit 10 s (Auflösung 0,1 Hz)
** Torzeit 1 s (Auflösung 1 Hz)
** Torzeit 0,1 s (Auflösung 10 Hz)

* Periodendauer:
** Messfrequenz 10 kHz (max > 119 Stunden, Auflösung 100 μs)
** Messfrequenz 100 kHz (max > 11,9 Stunden, Auflösung 10 μs)
** Messfrequenz 1 MHz (max > 71 Minuten, Auflösung 1 μs)
** Messfrequenz 10 MHz (max > 7 Minuten, Auflösung 100 ns)

=== Pulsgenerator ===

<div class="tright" style="clear:none">
[[Datei:FPGA_Lab_Puls_20us-100us.JPG|thumb|150px|Pulssignal, Puls 20 μs, Pause 100 μs]]
</div>

Dieser Generator kann ein Rechtecksignal bereitstellen, bei dem sich die Puls- und Pausendauern unabhängig voneinander jeweils von 10 ns bis 42,9 s einstellen lassen. Die Bedienoberfläche lässt sich derzeit allerdings nur bis 1 s einstellen (das wird noch geändert).

Es existieren mehrere Einstellbereiche:
* 10 ns bis 1 μs (Auflösung 10 ns)
* 1 μs bis 1 ms (Auflösung 1 μs)
* 1 ms bis 1 s (Auflösung 1 ms)

<div style="clear:both">

=== Modulierbarer 4-Kanal-DDS-Generator ===

Dieser nach dem [http://www.mikrocontroller.net/articles/DDS DDS]-Prinzip arbeitende Generator kann vier unabhängige Signale unterschiedlicher Kurvenformen bereitstellen, die sich vielfältig beeinflussen und untereinander auch modulieren lassen.

==== Signalformen ====

<div class="tright" style="clear:none">
[[Datei:FPGA_Lab_Lissajous_2,5kHz-10kHz.JPG|thumb|150px|Lissajous-Figur mit zwei DDS-Kanälen, X-Kanal Sinus 2,5 kHz, Y-Kanal Sinus 10 kHz]]
</div>
<div class="tright" style="clear:none">
[[Datei:FPGA_Lab_Sägezahn_10kHz.JPG|thumb|150px|Sägezahn 10 kHz]]
</div>
<div class="tright" style="clear:none">
[[Datei:FPGA_Lab_Sinus_10kHz.JPG|thumb|150px|Sinus 10 kHz]]
</div>

Jeder der vier Kanäle kann symmetrische Rechtecksignale, steigende und fallende Sägezahnsignale sowie Sinussignale liefern. Die Rechteck- und Sägezahnsignale werden direkt aus dem aktuellen Wert des jeweiligen Phasenakkumulators ermittelt. Die Werte des Sinussignals werden einer Lookuptabelle entnommen, welche pro Periode 4096 Werte bereitstellt (wobei die Tabelle tatsächlich nur 1024 Werte für die erste Viertelperiode enthält, der Rest wird abgeleitet).

<div style="clear:both">

==== Frequenzbereich ====

Die internen Phasenakkumulatoren werden mit 100 MHz getaktet und sind 32 Bit breit, somit stehen grundsätzlich Frequenzen bis 50 MHz bei einer Auflösung von 0,023 Hz zur Verfügung. Die nutzbare Bandbreite hängt natürlich auch noch vom eingesetzten DA-Wandler und den Ausgangsverstärkern ab.

==== Amplitude ====

Die Amplitude ist vom invertierenden Maximum über Null bis zum nichtinvertierenden Maximum einstellbar. Die Wertauflösung beträgt für alle Signalformen 16 Bit bei maximaler Amplitude.

==== Phasenlage ====

Die Phasenlage kann in beide Richtungen um jeweils maximal eine Periode verschoben werden (±2π bzw. 360°). Die Auflösung über den gesamten Bereich von ±2π beträgt intern 32 Bit, die Schnittstelle zur Bedienoberfläche nutzt davon derzeit aber nur 16 Bit. Jeder Kanal besitzt einen separaten Synchronisationsausgang, der ein symmetrisches Rechtecksignal liefert, dessen steigende Flanke immer bei Phasenlage 0° liegt. Außerdem kann jeder Kanal auf jeden anderen synchronisiert werden. Bei Phasenlage 0° der ausgewählten Synchronisationsquelle wird dabei der Phasenakkumulator des synchronisierten Kanals auf 0° gesetzt.

==== Modulation ====

<div class="tright" style="clear:none">
[[Datei:FPGA_Lab_FM_1kHz-100Hz.JPG|thumb|150px|Frequenzmodulation, Träger Sinus 1 kHz, Nutzsignal Sinus 100 Hz, Frequenzhub 500 Hz]]
</div>
<div class="tright" style="clear:none">
[[Datei:FPGA_Lab_AM_10kHz-1kHz.JPG |thumb|150px|Amplitudenmodulation, Träger Sinus 10 kHz, Nutzsignal Sinus 1 kHz, Modulation 50%]]
</div>

Jeder Kanal lässt sich durch die anderen Kanäle unabhängig voneinander in Amplitude, Frequenz und Phase modulieren, auch gleichzeitig. Die Modulationstiefe lässt sich über die Amplitude des modulierenden Signals variieren. Die maximale Modulationstiefe umfasst bei Amplitudenmodulation (AM) den gesamten Spannungsumfang, bei Frequenzmodulation (FM) den gesamten Frequenzumfang (±25 MHz) in mehreren Bereichen und bei Phasenmodulation ±1/2 Periode (±π bzw. 180°) ausgehend von der eingestellten Phasenlage. Bei Amplituden- und Frequenzmodulation zeigt die Bedienoberfläche an, wenn es zu einer Übermodulation kommt.

<div style="clear:both">

=== Ein- und Ausgänge ===

Jeder der beiden Analogausgänge der DACRAM-Erweiterungskarte kann wahlweise eines der vier DDS-Generatorsignale oder das Pulsgeneratorsignal ausgeben. Parallel dazu stehen die Synchronisationssignale aller vier DDS-Kanäle sowie das Signal des Pulsgenerators zur Verfügung. Die maximale Amplitude der Analogausgänge beträgt ±1,25 V (2,5V<sub>ss</sub>), die anderen Ausgänge haben LVTTL- bzw. LVCMOS33-Pegel.

Auf der DACRAM-Erweiterungskarte sind zwei Bestückungsmöglichkeiten vorgesehen:
* 2-Kanal-DAC AD5447 mit 21 Megasamples und Verstärker AD8055
* TxDAC AD9752 (12 Bit) oder AD9754 (14 Bit) mit 125 Megasamples und Verstärker LT1818

Das '''FPGA Lab''' wurde mit der ersten Variante getestet, auch die Bilder wurden damit gemacht.

Der Eingang des Universalzählers sowie die Analogausgänge sind über die DACRAM-Karte zugänglich. Die zusätzlichen Digitalsignale sind auf folgende Pins geführt:

{| class="wikitable"
!Pin!!Bedeutung
|-
|P99||Syncsignal DDS 0
|-
|P98||Syncsignal DDS 1
|-
|P113||Syncsignal DDS 2
|-
|P112||Syncsignal DDS 3
|-
|P97||Pulsgenerator
|}

=== SPI-Schnittstelle ===

Über den [http://www.mikrocontroller.net/articles/Serial_Peripheral_Interface SPI]-Slave kann ein Master (z.B. ein Mikrocontroller wie der ATmega644 auf der [http://www.mikrocontroller.net/topic/122573 Karte aus dem c´t-Lab]) Konfigurationswerte ans '''FPGA Lab''' übergeben und Messwerte auslesen. Dazu besitzt der SPI-Slave mehrere Datenregister mit 32 Bit Breite, die über ein separates Adressregister ausgewählt werden können.

Der SPI-Slave hat folgende Signale:
* MOSI ('''M'''aster '''O'''ut -> '''S'''lave '''I'''n): zu schreibende Daten zum '''FPGA Lab'''
* MISO ('''M'''aster '''I'''n <- '''S'''lave '''O'''ut): gelesene Daten vom '''FPGA Lab'''
* SCLK ('''S'''hift '''Cl'''oc'''k'''): Schiebetakt
* SS_Address ('''S'''lave '''S'''elect for address): Auswahl des Adressenregisters
* SS_Data ('''S'''lave '''S'''elect for data): Auswahl des aktuell adressierten Datenregisters

Die beiden SS-Signale sowie SCLK sind im Ruhezustand High, zum Übertragen einer Adresse oder eines Datenwortes zieht der Master (also z.B. der Mikrocontroller) das entsprechende SS-Signal und danach auch SCLK auf Low. Der Master legt ein Datenbit an MOSI an und erzeugt an SCLK eine steigende Flanke. Diese veranlasst den Slave, das Datenbit in sein internes Empfangsschieberegister einzulesen. Das wiederholt sich für die folgenden Bits, wobei die höherwertigen Bits immer zuerst übertragen werden. Sofern gerade ein Datenwort (und keine Adresse) übertragen wird, stellt der Slave gleichzeitig an jeder fallenden SCLK-Flanke (inklusive der ersten) jeweils ein Bit aus seinem Sendesschieberegister an MISO zur Verfügung, das der Master dann an der nächsten steigenden SCLK-Flanke übernehmen kann. Am Ende der Übertragung setzt der Master das SS-Signal wieder auf High.

Bei aktiviertem (also auf Low gezogenem) SS_Address wird das Adressregister angesprochen, bei aktiviertem SS_Data dasjenige Datenregister, das durch das Adressregister angegeben wird.

Die Adressen sind wie folgt belegt:

{| class="wikitable"
!rowspan="2"|Adresse!!rowspan="2"|Richtung!!rowspan="2"|Komponente!!colspan="2"|Bedeutung der Bits!!rowspan="2"|Anmerkungen
|-
|31..16||15..0
|-
|3||W||Quelle für Analogausgänge||colspan="2"|Ausgänge 0 und 1||Bit 7..4: Ausgang 1, Bit 3..0: Ausgang 0 (jeweils Wert 0..3: entsprechender DDS-Kanal, 4: Pulsgenerator)
|-
|4||R||rowspan="3"|Universalzähler||colspan="2"|Status||Bit 1: Überlauf, Bit 0: Signal aktiv
|-
|5||R||colspan="2"|Rohmesswert||muss entsprechend Torzeit bzw. Messfrequenz umgerechnet werden
|-
|12||W||colspan="2"|Konfiguration||Bit 10..8: Signalquelle (Wert 0..3: entsprechender DDS-Kanal, 4: Pulsgenerator, 5: externes Signal), Bit 4: Messart (Wert 0: Frequenz, 1: Periode), Bit 3..0: Vorteilermodus (s.u.)
|-
|14||W||rowspan="2"|Pulsgenerator||colspan="2"|Pausendauer||Auflösung 10 ns
|-
|15||W||colspan="2"|Pulsdauer||Auflösung 10 ns
|-
|16||W||rowspan="3"|DDS-Kanal 0||colspan="2"|Wellenform & Modulationsquelle||siehe separate Tabelle unten
|-
|17||W||colspan="2"|Phaseninkrement||bestimmt direkt die Frequenz, Auflösung 0,023 Hz
|-
|18||W||Amplitude||Phasenlage||Vorzeichenbehaftete Werte
|-
|20||W||rowspan="3"|DDS-Kanal 1||colspan="2"|Wellenform & Modulationsquelle||rowspan="9"|siehe Anmerkungen zu DDS-Kanal 0
|-
|21||W||colspan="2"|Phaseninkrement
|-
|22||W||Amplitude||Phasenlage
|-
|24||W||rowspan="3"|DDS-Kanal 2||colspan="2"|Wellenform & Modulationsquelle
|-
|25||W||colspan="2"|Phaseninkrement
|-
|26||W||Amplitude||Phasenlage
|-
|28||W||rowspan="3"|DDS-Kanal 3||colspan="2"|Wellenform & Modulationsquelle
|-
|29||W||colspan="2"|Phaseninkrement
|-
|30||W||Amplitude||Phasenlage
|}

Wellenform & Modulationsquelle:

{| class="wikitable"
!Bits!!Bedeutung!!Anmerkungen
|-
|18..16||Wellenform||
|-
|12..8||maximale Modulationstiefe für FM||
|-
|7..6||Synchronisationsquelle||Synchronisation unabhängig von der eingestellten Phasenlage der Quelle
|-
|5..4||PM-Quelle||
|-
|3..2||FM-Quelle||
|-
|1..0||AM-Quelle||
|}

Der interne Vorteiler des Universalzählers erzeugt aus dem Systemtakt folgendes Signal:

{| class="wikitable"
!Modus!!Frequenz (Periode)!!vorgesehene Verwendung
|-
|0||1 Hz (1 s)||rowspan="3"|Torsignal für Frequenzmessung
|-
|1||0,1 Hz (10 s)
|-
|2||10 Hz (0,1 s)
|-
|4||10 MHz||rowspan="4"|Zählsignal für Periodenmessung
|-
|5||1 MHz
|-
|6||100 kHz
|-
|7||10 kHz
|}

== Bedienung ==

=== LabVIEW-Bedienoberfläche ===

<div class="tright" style="clear:none">
[[Datei:Screenshot LabView-Frontend.png|thumb|400px|LabVIEW-Bedienoberfläche]]
</div>

Derzeit existiert eine mit [http://www.ni.com/labview/ LabVIEW] 8 entwickelte Bedienoberfläche. Sie kommuniziert mit dem '''FPGA Lab''' über das textbasierte c´t-Lab-Protokoll (was aber leicht änderbar ist). Ihre einzelnen Bereiche sind nachstehend erklärt.

==== Schnittstelle ====

Hier können die Schnittstelle und der Kanal des c´t-Lab-Busses, über welche die FPGA-Karte angeschlossen ist, eingestellt werden. Weiters kann das Abfrageintervall für die Messwerte festgelegt werden. Zusätzlich zu diesen intervallgesteuerten Abfragen werden die Messwerte aber auch unmittelbar ausgelesen, wenn Einstellungen geändert und somit ans '''FPGA Lab''' gesendet werden. Außerdem können hier alle Einstellungen zurückgesetzt werden, die entsprechenden Einstellungen werden dabei ans '''FPGA Lab''' gesendet. Nach dem Rücksetzen erzeugen die vier DDS-Kanäle jeweils ein unmoduliertes Sinussignal mit 1 kHz bei voller Amplitude und 0° Phasenlage, der Pulsgenerator erzeugt dann ein symmetrisches Pulssignal mit ebenfalls 1 kHz.

==== Universalzähler ====

Für den Universalzähler kann eines der internen Signale oder ein externes ausgewählt werden. Außerdem kann die Torzeit oder die Messfrequenz eingestellt werden, wobei gleichzeitg zwischen den beiden Messarten Frequenz- und Periodenmessung umgeschaltet wird. Der jeweils andere Wert wird errechnet und ebenfalls angezeigt. Ein Indikator zeigt durch mehr oder weniger regelmäßiges Blinken ein anliegendes Signal und somit laufende Messaktivitäten an, ein zweiter Indikator weist auf einen Überlauf des Messbereiches hin (was aber nur bei sehr langen Periodenmessungen vorkommen kann).

==== Analogausgänge ====

Für jeden der beiden Analogausgänge kann eingestellt werden, welches der internen Generatorsignale dort erscheinen soll. Zur Wahl stehen die vier DDS-Kanäle und der Pulsgenerator. Die nicht ausgewählten DDS-Kanäle können natürlich weiterhin zur Modulation anderer Kanäle verwendet werden. Außerdem sind zusätzlich zu den beiden Analogausgängen immer auch noch die Digitalsignale (DDS-Synchronisation, Pulsgenerator) verfügbar.

==== Pulsgenerator ====

Hier können die Puls- und Pausenlängen in mehreren Bereichen eingestellt werden. Die sich daraus ergebende Frequenz wird angezeigt.

==== DDS-Generator ====

Die Bedienelemente für die vier Kanäle des DDS-Generators sind hier auf zwei Registerkarten untergebracht. Es kann die Wellenform ausgewählt und die Frequenz eingestellt werden. Das exakte Phaseninkrement, also der Wert, um den sich der Phasenakkumulator im Systemtakt (100 MHz) erhöht, wird hexadezimal angezeigt.

Die Amplitude kann vom invertierenden Maximum bis zum nichtinvertierenden Maximum eingestellt werden. Damit lässt sich z.B. ein fallendes oder steigendes Sägezahnsignal erzeugen. Die Phasenlage kann um jeweils eine Periode in beide Richtungen verschoben werden. Als Quellen für die Modulationsarten AM, FM und PM können die jeweils anderen drei DDS-Kanäle in beliebiger Kombination ausgewählt werden. Für FM kann die maximale Modulationstiefe in mehreren Stufen ausgewählt werden (die 'krummen' Endwerte ergeben sich durch die wiedeholte Teilung von ±25 MHz durch 8). Bei AM und FM wird eine eventuelle Übermodulation angezeigt.

<div style="clear:both">

== Hinweise zur Realisierung ==

=== Komponenten ===

Das '''FPGA Lab''' enthält einen [http://www.mikrocontroller.net/articles/Serial_Peripheral_Interface SPI]-Slave mit mehreren adressierbaren Registern, der auch als eigenständige Komponente in anderen Projekten eingesetzt werden kann.

=== Plattform, Portabilität ===

Das '''FPGA Lab''' wurde unter Verwendung von [http://www.mikrocontroller.net/articles/Xilinx_ISE Xilinx ISE] 11.1 entwickelt. Im FPGA-Code wurde auf Portabilität geachtet. Alle Bestandteile sind in VHDL implementiert, Schematics werden nicht verwendet. Xilinx-Spezifika wurden fast vollständig vermieden, die interne Taktverdoppelung per DCM ist gekapselt. Der Code sollte sich also relativ leicht auf andere FPGA-Karten und auch auf andere FPGAs übertragen lassen. Durch die Verwendung von Generics im VHDL-Code sind viele Aspekte relativ leicht änderbar (z.B. Wert- und Zeitauflösung der DDS-Generatoren, Größe der DDS-Lookup-Tabellen, Anzahl der Adressen des SPI-Slaves,...). Für nahezu alle Entitäten existieren selbstverifizierende Tests und Konfigurationsdateien für die Kurvenformanzeige im Simulator ISim.

Der auf der FPGA-Karte befindliche Mikrocontroller (ATmega644) vermittelt zwischen dem auf dem FPGA realisierten [http://www.mikrocontroller.net/articles/Serial_Peripheral_Interface SPI]-Slave einerseits und dem über RS232, USB oder Ethernet angeschlossenen PC andererseits. Die Anbindung des PC erfolgt galvanisch getrennt über den [http://thoralt.ehecht.com/wiki/index.php?title=Optobus Optobus] des c´t-Lab. Für den Mikrocontroller wird (derzeit) die Originalfirmware (Version 2.6) benutzt, sie ist nicht Bestandteil dieses Projektes. Zwischen Mikrocontroller und PC wird ein einfaches textbasiertes Protokoll benutzt, um bestimmte SPI-Register zu beschreiben oder auszulesen. Die Bedienoberfläche nutzt dieses Protokoll. Da dort diese Kommunikation in einem SubVI gekapselt ist, sollte sie sich leicht an andere Anbindungen anpassen lassen.

Die Bedienoberfläche wurde mit der Studentenversion von [http://www.ni.com/labview/ LabVIEW] 8.6 des Herstellers [http://www.ni.com/ National Instruments] entwickelt. Diese Version kostet wenig und liegt auch einigen Büchern über LabVIEW bei. Da die Kommunikation zwischen PC und dem Mikrocontroller der FPGA-Karte textbasiert ist, lassen sich aber auch Bedienoberflächen in anderen Technologien relativ leicht erstellen. Grunsätzlich reicht bereits ein Terminalprogramm aus, um das '''FPGA Lab''' anzusteuern.

Die Klassenbibliothek [[Ct Lab Client Library]] kann aus allen .NET-fähigen Programmierumgebungen genutzt werden. Sie benötigt die Laufzeitumgebung des Microsoft .NET Framework 3.5.

=== Was noch fehlt ===

* einstellbarer DC-Anteil bei den DDS-Generatoren
* gemeinsame Nutzung der Wellenformtabellen für die vier DDS-Generatoren
* native Windowsanwendung als Alternative zur LabVIEW-Bedienoberfläche
* Erweiterung zum Arbiträr- bzw. Bitmustergenerator.

== Quellcode, Lizenz ==

Das '''FPGA Lab''' ist quelloffen (Open Source) und wird unter der [http://www.gnu.org/licenses/gpl.html GNU General Public License (GPL)] lizensiert. Der Quellcode steht im [http://www.mikrocontroller.net/svnbrowser/fpgalab/ SVN-Repository] zur Verfügung. Auf dieses Repository kann auch mit einem SVN-Client unter svn://mikrocontroller.net/fpgalab zugegriffen werden. Einige Sub-VIs in der Lab-View-Bedienoberfläche wurden aus dem Originalprojekt der c´t übernommen, diese sind aber ebenfalls quelloffen und dürfen sogar kommerziell genutzt werden.

== Weitere Informationen ==

Das '''FPGA Lab''' basiert auf dem c´t-Lab von Carsten Meyer, c't magazin. Weitere Informationen gibt es hier:

* [http://www.mikrocontroller.net/topic/122573 XILINX FPGA Spartan CT-Projekt]
* [http://www.heise.de/ct/projekte/machmit/ctlab Projekteseite der c´t]
* [http://www.thoralt.de/phpbb/ Thoralts c't-Lab-Forum]
* [http://www.thoralt.de/wiki/ Thoralts c't-Lab-Wiki]
* [http://de.wikipedia.org/wiki/Direct_Digital_Synthesis DDS auf Wikipedia]

Viele interessante Informationen zu VHDL und FPGAs habe ich der [http://www.lothar-miller.de/s9y/ Website von Lothar Miller] entnommen. Herzlichen Dank!

[[Kategorie:FPGA-Projekte]]
[[Kategorie:VHDL]]
[[Kategorie:Signalgeneratoren]]

Liste von FPGA Eval boards

2016-08-26T07:48:20Z

134.217.165.10: /* Einige Boards tabellarisch */

Evalboards, bzw. "Starter-Kits", wie sie häufig bezeichnet werden, sind ein guter Ausgangspunkt für das Kennenlernen und eigene Entwicklungen. Diese boards sind meistens in grösseren Stückzahlen gefertigt und dienen den Herstellern zu Demonstrationszwecken, daher sind sie vergleichsweise billig.

Aufpassen muss man bei Drittanbietern, die auf EBAY verkaufen. Die dort angebotenen Kits kommen vielfach von noname Herstellern aus China, die zwar oft sehr viel Zubehör enthalten, aber nicht selten den jeweils kleinst möglichen FPGA einer Baureihe einsetzen. Diese sind dann nur zum Kennenlernen gut.

== Boards für Xilinx-FPGAs ==
Wichtig bei der Entscheidung, welches Board man nehmen sollte, ist die Verfügbarkeit von freier Software. Die kostenlose Webedition der Xilinx ISE ist für ausgewählte FPGA's zum Beispiel für nahezu alle Spartan3 + Derivate und für Spartan 6 LX4 bis LX75T verfügbar. Unterstüzte Typen sind dort gelistet: [http://www.xilinx.com/publications/matrix/Software_matrix.pdf]

=== Einige Boards tabellarisch===

{| border="1" class="wikitable sortable" id="fpgaevalboards"
|-
! Bezeichn.
! Preis (€)
! FPGA
! RAM (MByte)
! Flash (MByte)
! USB
! Ethernet
! RS-232
! µC
! Eingabe
! sonst.
|-
| [http://www.knjn.com/board_Xylo.html Xylo-L]
| 130
| XC3S500E
| -
| -
| 2.0
| 10base-T
| -
| LPC213x
| -
|
|-
| [http://www.xilinx.com/products/boards-and-kits/HW-SPAR3A-SK-UNI-G.htm Spartan3A Starter Kit]
| 189
| XC3S700A-FG484
| 32M x 16 DDR2 SDRAM
| 4 Mbit Platform Flash PROM, 32MB parallel Flash, 2-16 Mbit SPI Flash
| (JTAG)
| 10/100
| 1 In + 1 Out
| -
| 4 Taster, 1 Drehgeber, 4 Schalter
| 4-ch D/A, 2-ch A/D, Signal amplifier, Coolrunner CPLD, 100-pin expansion connector, Stereo mini-jack, 8 LEDs, 15-Pin VGA (4096)
|-
| [http://www.xilinx.com/s3estarter Digilent Spartan3e Starter Kit]
| 180
| XC3S500E, auch mit 1200er
| 64 DDR2-SDRAM
| 16
| (JTAG)
| 10/100
| 1 In + 1 Out
| -
| 4 Taster, 1 Drehgeber, 4 Schalter
| Coolrunner CPLD, LCD, 3-Bit VGA, PS/2
|-
| [http://www.digilentinc.com/Products/Detail.cfm?Nav1=Products&Nav2=Programmable&Prod=S3BOARD Digilent Spartan-3]
| 100
| XC3S200 XC3S400 XC3S1000
| 16 SDRAM
| -
| -
| -
| 1x
| -
| 4 Taster, 8 Schalter
| VGA, PS/2, 7seg
|-
| Digilent Atlys
| 399 (acad.: 199)
| XC6SLX45
| 16<br>(Cellular RAM)
| 16 (parallel) +<br>16 (SPI)
| 3x:<br>USB prog.<br>USB Host<br>USB UART
| 10/100/1000<br>Marvel<br>PHY
| 1x<br>(virtueller COM-Port über USB)
| ...<br>(USB HID Host)
| 5 Taster, 8 Schalter, X LEDs,
| Programmierbar über JTAG, USB Port oder USB Stick, Versorgung über Netzteil (5V), Clock: 100MHz, 1x PMOD Expansion, VHDC I/O-Port Connector
|-
| [[Digilent Nexys]]
| 100
| XC3S200/400/1000
| 16
| 4
| 2.0
| -
| -
| -
| 4 Taster, 8 Schalter
| 7seg, Programmierung & Stromversorgung über USB
|-
| [[Digilent Nexys 2]]
| 92 (121)
| XC3S500E (1200E)
| 16
| 16
| 2.0
| -
| 1x
| Cypress FX2
| 4 Taster, 8 Schalter, 8 LEDs, PS/2 Maus/Kbd.
| 4x7 Seg, Progr. & Versorg. über USB oder über Netzteil (5V-15V), VGA
|-
| Digilent Nexys 3
| 180 (acad.: 108)
| XC6SLX16
| 16<br>(Cellular RAM)
| 16 (parallel) +<br>16 (SPI)
| 3x:<br>USB prog.<br>USB Host<br>USB UART
| 10/100<br>Ethernet<br>PHY
| 1x<br>(virtueller COM-Port über USB)
| PIC24FJ192<br>(USB HID Host)
| 5 Taster, 8 Schalter, 8 LEDs, USB Maus/Kbd.
| Programmierbar über JTAG, USB Port oder USB Stick, 4x7 Seg, Versorg. über USB oder über Netzteil (5V), 8bit VGA, Clock: 100MHz, 4x PMOD Expansion, VHDC I/O-Port Connector
|-
| [http://www.uxibo.de Uxibo]
| 88
| XC2S200E
| -
| -
| 1.1
| -
| -
| -
| 4 Taster, 8 Schalter
| VGA I/O, Videomux, dual PS/2, 7seg, Buzzer, IOs auf Pinleisten, dual-channel FTDI2232C, 48 MHz + prog. Oszillator, Programmierung & Stromversorgung über USB
|-
| [http://www.fpgaz.com/wiki/doku.php?id=fpgaz:usbp:hw FPGAz USBP]
| $135
| XC3S400
| -
| -
| 2.0
| -
| -
| Cypress FX2
| 2 Taster
| 8 LEDs, I2C-EEPROM
|-
| [http://www.cesys-shop.com/de/FPGA-Karten/Spartan-6/EFM02.html Cesys EFM02]
| 364
| XC6SLX45 oder XC6SLX150
| 256
| 16 Mb
| 3.0 SuperSpeed
| -
| -
| FX-3
| Leds
|191 I/O, USB 3.0 nach AMBA AXI4 bridge IP (via GPIF2), Referenz-Designs
|-
| [http://www.cesys-shop.com/de/FPGA-Karten/USBS6.html Cesys USBS6]
| 298
| XC6SLX16
| 128
| 16
| 2.0
| -
| -
| FX-2
| Drehschalter, Leds.
|115 I/O signale, einstellbarer IO Standard, zweiter USB Port (FT232), WIN 32&64 Bit und LINUX Treiber
|-
| [http://www.cesys-shop.com/de/FPGA-Karten/Spartan-3/EFM-01.html Cesys EFM01]
| 124
| XC3S500E
| -
| 4
| 2.0
| -
| -
| FX-2
| -
| 28 x 44mm, 50 I/O auf 2.54mm Stiftleiste, WIN und LINUX Treiber
|-
| [http://shop.trenz-electronic.de/catalog/product_info.php?products_id=456 Avnet Spartan 3A Evaluation Kit]
| 50
| XC3S400A
| -
| 16
| 2.0
| -
| -
| -
| -
| WIN und LINUX Treiber, 4 Sensortasten
|-
| [http://www.ct-lab.de FPGA-Karte aus dem c´t-Lab]
| 92
| XC3S400
| -
| SD-Kartenslot (Bitstream-File wird über µC ins FPGA geladen, Dateiauswahl via Systembus oder Panel oder fest einstellbar)
| via IFP-Karte und Systembus an µC
| via IFP-Karte und Systembus an µC
| via IFP-Karte und Systembus an µC
| ATmega644
| optionales Bedienpanel mit LCD-Display, Drehgeber und Taster
| Bestandteil des Laborsystems c´t-Lab der Zeitschrift c´t.
VGA-Buchse, SD-Kartenslot (u.a. auch zum Laden des FPGA). Preis für FPGA-Platine mit verlöteten SMD-Bauteilen und Teilesatz. Optionale Erweiterungskarten mit schnellen DACs, Eingangskomparator, SRAM, Echtzeituhr, PS/2, RS232 (am FPGA). Optionaler JTAG-Adapter.
http://www.ct-lab.de, http://www.segor.de, http://www.thoralt.de/phpbb/, http://www.thoralt.de/wiki/
|}

Weitere Details zu einigen Boards:

=== Avnet ===
==== Artix AC 701 ====
* Artix-7 FPGA LX 150 TXC7A200T-2FBG676C
* PCIe 4x interface
* 1 Slot 1 GB SO-DIMM DDR3
* 12 LEDs
* 4 SMD Drucktaster
* 10/100/1000 Intel Ethernet PHY (Intel)
* USB Controller Host
* Serial GB Transceiver Interface (GTP)
* SD-Card Slot
* 1 FMC SteckPort
* Webseite: http://www.avnet.com
* Preis ca. €1199,- (inkl MwSt.)

==== Spartan 6 LX150T ====
* Spartan-6 FPGA LX 150T
* 64 bit, 66 MHz, 3.3 PCIe interface
* 32Mbit Flash Memory
* serielles EEproms
* 8 LEDs
* 4 SMD Drucktaster
* 10/100/1000 Intel Ethernet PHY (Intel)
* USB Controller Host
* Serial Interface RS 232
* Serial GB Transceiver Interface (GTP)
* SD-Card Slot
* 2 Stk SAMTEC FMC SteckPorts mit 160 Pins belegt
* Webseite: http://www.avnet.com
* Preis ca. €799,- (inkl MwSt.)
* Erhältlich solo und auch im S6 Video Kit sowie S6 Ethernet Kit
* optionales Zubehör: Videokarte DVI IO, Transceiver Kit,
* Auslaufmodell!! - Nur noch vereinzelt verfügbar

==== Spartan-6 LX9 MicroBoard ====
* Spartan-6 LX9-2CSG324
* 64 MB LPDDR SDRAM
* 128 Mb Multi-I/O SPI Flash
* 10/100 Ethernet PHY
* USB-2-UART port
* On-board USB JTAG Schaltung
* Two 2x6 PMOD expansion ports
* Programmierbarer Taktgenerator
* USB-interface
* 4 User LEDs
* 4-fach DIP switch
* Reset und PROG buttons

=== Altium Evaluation Boards ===
Die Firma Altium hat verschiedene FPGA Evaluationbords entwickelt:
* Board EB1 (LiveDesign), obsolet; manchmal beim großen Versteigerer zu haben für ca. 100 EUR
* Board NB1 (Nanoboard 1), dürfte obsolet sein
* Board NB2, immer noch aktuell, mehrere Erweiterungskarten verfügbar, Kosten ca. 1.800 EUR
* Board NB3000, sehr gut ausgestattetes, kompaktes Board, Kosten ca. 340 EUR ~ 400 EUR, je nach FPGA-Familie. Erhältlich mit Altera, Xilinx oder Lattice-Chip

folgendes gilt für alle Altium FPGA Evaluation Boards:
* Kompatibel mit den LiveDesign-fähigen Entwicklungstools von Altium
* Die Altium-Software nutzt direkt die Programmier-Software des jeweiligen FPGA-Herstellers (nicht bei EB1)
* im Lieferumfang sind alle nötigen Kabeln und ein Netzteil, um mit dem entsprechenden Board loslegen zu können
* die Boards enthalten eine sogenannte "SoftDesign" Lizenz für Altium Designer, gültig 1 Jahr. Sehr große Software-Bibliothek, inkl. verschiedener 8Bit- und einem 32Bit-Softcore, mit passenden Compilern. Per JTAG sind auch eigene Boards programmierbar.

speziell für das nicht mehr erhältliche EB1 LiveDesign Board gelten folgende Punkte:
* Xilinx XC3S1000-4FG456C, wahlweise aber auch mit Altera EP1C12F324C8
* Peripherie: LEDs, Dip-Schalter, 6-stellige Siebensegmentanzeige, Taster, Stereo-DAC, zwei 256K x 16 RAMs
* ''kein'' on-board Flash RAM für FPGA-Konfiguration, diese muss nach dem Einschalten neu geladen werden
* Ports: PS2-Maus & -Tastatur, RS232, VGA (512 Farben), 2x18 IO-Pins für eigene Erweiterungen

=== CESYS ===
http://www.cesys.com

Cesys ist Entwickler und Hersteller von Xilinx FPGA-boards und all programmable soc boards mit Sitz in Herzogenaurach.

* Das Lieferprogramm beinhaltet boards mit USB, Ethernet, PCI und PCIe Schnittstellen.
* Je nach Ausführung mit Spartan, Virtex oder Zynq 7000 AP Soc.
* Es sind verschiedene Speichervarianten erhältlich: SO-DIMM, SRAM, SDRAM, LPDDR, DDR2, DDR3.
* Der Hersteller bietet kostenlose referenz-designs zum Download an.
* Sonderboards und Bestückungsvarianten nach Kundenwunsch.

=== Digilent ===
Die Firma Digilent (www.digilentinc.com) ist der Hauptproduzent der von Eval-boards der Firma Xilinx.
==== Atlys ====
Das Atlys enthält einen Spartan S6LX45, einen Marvel Alaska Internet-PHY, 128MB DDR2-SDRAM (kein SRAM!) sowie einen USB-Controller und Seriell-COM über USB. Auf das klassische VGA mit Widerständen wurde verzichtet. Stattdessen gibt es HDMI mit 2 Ein- und Ausgängen, davon sind 2 HDMI inputs und 1 HDMI output jeweils mit TMDS-buffern, sowie einen GP HDMI als Mini-D ohne jeglichen Buffer (als in oder output). Es sind Formate bis 1080p30 realisierbar.

==== Nexys Video ====
Das Nexys Video ist das aktuellste Board von Digilent. Es enthält einen Artix 7 (XC7A200T), einen Internet-PHY, 512MB DDR3-SDRAM, USB-Controller und seriell-COM über USB. Es gibt HDMI mit 1 Ein- und 1 Ausgngen, dazu 1x Display Port.

==== Nexys Standard ====
siehe Tabelle oben, veraltet.

==== S3E ====
Das S3E Starterkit war das erste board für S3E. Es enthält standardmässig einen 500er Chip ist aber auch als 1500er erhältlich, was das mindeste für echte Entwicklungen ist. Es birgt einen 100MBi PHY, DDR2-RAM, Flash sowie sowie einen USB-Controller. VGA ist nur über 3 Pins realisierbar.
==== S3A ====
Das S3A Starterkit ist das aktuelle board für Spartan 3 FPGAs. Es enthält standardmässig einen GB-Phy, sowie einen USB-Controller. VGA ist über 12 Pins realisierbar.

=== Enterpoint ===
Enterpoint is ein Hersteller von FPGA-Boards in GB. Er bietet insbesondere Arrays mit mehreren FPGAs an. Siehe http://enterpoint.co.uk/

==== Raggedstone 1 - Spartan-3 PCI-Karte ====
* Spartan-3 FPGA FG456-Package
* 32 bit, 33 MHz, 3.3/5V PCI interface
* 4Mbit Flash Memory
* 16KBit serielles EEprom
* 4 x 7 Segment Anzeigen LED, abnehmbar
* LM75 Temperatursensor
* viele DIL-Header für eigene Erweiterungen, verschiedene werden auch durch Hersteller angeboten
* 2 Drucktaster
* Mit dem PCI-Interface kann bei entsprechender Programmierung des FPGA auf den PCI-Bus eines Hostrechners zugegriffen werden, Beispieldesign unter http://projects.varxec.net/raggedstone1
* Webseite: http://www.enterpoint.co.uk/moelbryn/raggedstone1.html
* Preis als Raggedstone1 RS1-400C £155.00 + £25 Versand -> ca 230 Euro inkl.

==== Raggedstone 2 - Spartan-6 PCI-Karte ====
* XilinxTM SpartanTM-6 FPGA, FGG484 package mit XC6SLX25T bis XC6SLX150T
* PCI Express Interface
* PCIe Gen1 (2.5 GBits-raw) interface
* 128Mbit SPI Flash Memory (configuration)
* 1 Gbit, X16, DDR3 SDRAM memory
* 1 x 16KBit serial EEprom
* LM75 Temperature Sensor fitted.
* DIL Header 68 I/O with LVDS support
* 4 digit LED - removable
* 4 LEDs.
* LVDS Clock Module Header
* 2 push switches fitted.
* Preis als Raggedstone2 RS2-45T £250.00 + £25 Versand

==== Merrick 1 - FPGA-Development Array ====
* 10 x 10 array mit Xilinx™ Spartan™-3A DSP XC3SD3400A-4CSG484C
* commercial -5 and industrial -4 grade
* auch mit XC3SD1800A alternativ bestückbar (free Webpack™ ISE™ software!)
* Controller FPGA – Xilinx™ Virtex™-5 XC5VLX30T.

==== Merrick 3 - Development Plattform mit 24 FPGAs ====
* 24 array FPGAs – mit entweder XC6SLX45, XC6SLX75, XC6SLX100 or XC6SLX150
* bis zu 180 DSP48 (18×18 multiplier + adder + accumulator) slices per FPGA
* bis zu 184K flip-flops
* bis zu 147K logic elemente
* bis zu 268 block SRAMs (18Kb) per array FPGA
* 16 DDR3 memories X16 interface at 625-800 Mbits/s

=== Trenz-Electronic ===
Trenz bietet im Bereich FPGAs vor allem Xilinx-Produkte an. Dazu zählen Eigenentwicklungen sowie der Vertrieb von Digilentboards. Siehe: http://www.trenz-electronic.de/products.html

==== Spartan 3E-Serie ====
* Kleines FPGA Board mit ucLinux und Virtex-II PowerPC, optional: ucLinux und Microblaze Softprozessor im Spartan-3 FPGA
* TE0320 (Spartan-3A DSP) Industrial Micromodule mit bis zu 18000 / 34000 Systemgattern
* TE0300 (Spartan-3E) Industrial Micromodule mit 200 bis 1000 Systemgattern
==== Spartan 6-Serie ====
* TE0630 (Spartan-6) Industrial Micromodule mit bis zu 150000 Gattern mit den Typen LX45, LX75, LX100 und LX150
* GigaBee XC6SLX (Spartan-6LX) Industrial Micromodule, Typen LX45, LX100 und LX150

==== Andere ====
* Pal/Gal kompatible FPGA und CPLD Module

=== Simple-Solutions ===
http://www.simple-solutions.de/de/products/index.php
Mehrere Spartan3-FPGAs - Boards

=== ZTEX ===

ZTEX ist Entwickler und Hersteller von FPGA-Boards mit Sitz in Deutschland. Die Homepage ist http://www.ztex.de.

Besonderheit bei ZTEX ist das quelloffene SDK für FPGA-Boards auf EZ-USB FX2 und FX3 Basis. Das SDK umfasst sowohl die Geräteseite (Firmware) als auch den Host (Host-Software). Die Firmware wird mittels Makrobefehlen konfiguriert und die USB-Deskriptoren (einschließlich der Endpoint-Deskriptoren) werden automatische erzeugt. Weitere Infos befinden sich auf http://www.ztex.de/firmware-kit/index.d.html

Eine weitere Besonderheit ist der DeviceServer (Bestandteil des SDK) welcher den Gerätezugriff via Web-Interface ermöglicht, siehe http://wiki.ztex.de/doku.php?id=en:software:deviceserver

==== Artix 7 USB-FPGA-Modul 2.16 ====
* FPGA-Board mit Xilinx Artix 7 XC7A200T FPGA (XC7A100T auf Anfrage)
* High-Speed (480 MBit/s) USB-Schnittstelle
* Cypress CY7C68013A EZ-USB FX2 Mikrocontroller
* 100 General-Purpose-I/O's (GPIO)
* On-Board Spannungsregler
* 128 MBit Flash-Speicher (z.B. für den Bitstream)
* 128+2 KBit EEPROM (z.B. zum Speichern von Firmware und Einstellungen)
* Schnelle FPGA-Konfiguration mittels CPLD
* Memory-Mapped-I/O zwischen EZ-USB FX2 und FPGA
* Open Source SDK mit vielen Bespielen
* Mehr Infos auf http://www.ztex.de/usb-fpga-2/usb-fpga-2.16.d.html

==== Artix 7 USB-FPGA-Modul 2.14 mit RAM ====
* Erhältlich mit 4 Artix 7 Varianten: XC7A15T, XC7A35T, XC7A50T, XC7A75T, XC7A100T
* '''USB 3.0 Schnittstelle via EZ-USB FX3 Mikrocontroller'''
* 100 General-Purpose-I/O's (GPIO)
* On-Board Spannungsregler
* 256 MByte DDR3 SDRAM
* 128 MBit Flash-Speicher (zum Speichern von Firmware und Bitstream)
* SD-Karten-Slot (SDIO wird unterstützt)
* 2 KBit EEPROM (zum Speichern von Einstellungen)
* Schnelle FPGA-Konfiguration mittels CPLD
* Open Source SDK mit vielen Bespielen
* Mehr Infos auf http://www.ztex.de/usb-fpga-2/usb-fpga-2.14.d.html

==== Artix 7 USB-FPGA-Modul 2.13 mit RAM ====
* Erhältlich mit 4 Artix 7 Varianten: XC7A35T, XC7A50T, XC7A75T, XC7A100T
* USB 2.0 Schnittstelle via EZ-USB FX2 Mikrocontroller
* 100 General-Purpose-I/O's (GPIO)
* On-Board Spannungsregler
* 256 MByte DDR3 SDRAM
* 128 MBit Flash-Speicher (z.B. für den Bitstream)
* 128+2 KBit EEPROM (z.B. zum Speichern von Firmware und Einstellungen)
* Schnelle FPGA-Konfiguration mittels CPLD
* Open Source SDK mit vielen Bespielen
* Mehr Infos auf http://www.ztex.de/usb-fpga-2/usb-fpga-2.13.d.html

==== Spartan 6 USB-FPGA-Modul 2.04 mit RAM ====
* FPGA-Board mit Xilinx Spartan XC6SLX16 FPGA
* High-Speed (480 MBit/s) USB-Schnittstelle
* Cypress CY7C68013A EZ-USB FX2 Mikrocontroller
* 96 General-Purpose-I/O's (GPIO)
* On-Board Spannungsregler
* 64 MByte DDR SDRAM
* 128 MBit Flash-Speicher (z.B. für den Bitstream)
* 128 + 2 KBit EEPROM (z.B. zum Speichern von Firmware und Einstellungen)
* Open Source SDK mit vielen Bespielen
* Mehr Infos auf http://www.ztex.de/usb-fpga-2/usb-fpga-2.04.d.html

==== Spartan 6 USB-FPGA-Modul 2.01 ====
* FPGA-Board mit Xilinx Spartan XC6SLX16 FPGA
* High-Speed (480 MBit/s) USB-Schnittstelle
* Cypress CY7C68013A EZ-USB FX2 Mikrocontroller
* 100 General-Purpose-I/O's (GPIO)
* On-Board Spannungsregler
* 128 MBit Flash-Speicher (z.B. für den Bitstream)
* 128 + 2 KBit EEPROM (z.B. zum Speichern von Firmware und Einstellungen)
* Open Source SDK mit vielen Bespielen
* Mehr Infos auf http://www.ztex.de/usb-fpga-2/usb-fpga-2.01.d.html

== Boards für Altera-FPGAs ==

Bei Altera ist die kostenlose Webversion von Quartus für kleine Stratix und die meisten Cyclone verfügbar.

=== Gleichmann Research ===

==== Hpe Mini AC II - Cyclone II board ====
* Altera Cyclone II EP2C35 FPGA (speed grade 6)
* Mit reprogrammierbarem Flash zur automatischen FPGA-Konfiguration
* 25 pin SUB-D connector (parallel) für direktes FPGA-Programmieren
* RS232 (9 pin SUB-D)
* VGA (15 pin SUB-D) mit 64 möglichen Farben
* Ethernet 10/100 Mbit/s, full/half duplex
* 1 USB 2.0 compatible full-speed target connector
* 3 USB 2.0 compatible full-speed host connectors
* Santa Cruz connector mit 40 nutzbaren I/Os
* Audio interface (line-in and line-out) mit CODEC
* SODIMM144 Sockel für (SDRAM) 256MB
* SDRAM-Speichersockel mit nur 32-Bit angebunden, die Hälfte des Speichers bleibt nicht nutzbar
* 25 MHz oscillator
* Prototyping area, Lötfläche
* 8 LEDs, grün, blau, 3x4 key matrix, 4-bit DIP switch
* LCD connector, 2-character 7-segment display
* Single step Knopf und Reset Knopf
* Parallelportkabel für PC
* Beispieldesign, Testprogramme, Datenblätter
* LEON3-CPU Design inkl. Source Code, Quartus IDE, SnapGear Linux
* Bilder http://www.96khz.org/htm/gleichmann%20hpe%20mini%20audio%20and%20music%20workstation.htm
* Der auf dem FPGA verbaute Chip Cyclone II wird in der neuesten Alteraversion nicht mehr unterstützt
* Nicht mehr im Programm - war ca 399,-
* Die neueste Version des Boards dieses Herstellers unterstützt Lattice

====HM-ALC-AS3====
* Modul mit zwei Altera Stratix™ III EP3S50F780-C2N FPGA oder EP3S150F780-C2N
* 126 single ended interconnections plus 28 LVDS pairs
* ALTERA USB Blaster® on board
* temperature controlled fan's(PWM)

=== Terasic ===
Terasic ist sozusagen der Haus- und Hoflieferant für Entwicklungsboards von Altera. Praktisch alle Altera Boards werden von Terasic (Taiwan) gebaut.

==== Altera Cyclone II 2C20 ====
* Altera Cyclone II EP2C20F484C7N FPGA mit 20000 LEs
* USB-BlasterTM download cable (integriert)
* EPCS4 serial configuration Flash
* 8-Mbyte SDRAM, 512-Kb SRAM, 4-Mbyte flash
* externer SMA - Clock-Eingang
* 24-bit Audio coder/decoder (CODEC)
* 10 Schalter, 4 Druckknöpfe inkl Reset
* 4St. 7-Segmentanzeigen, 10 rote LEDs + 8 grüne LEDs
* VGA, RS-232, and PS/2 Stecker
* Zwei 40-pin expansion ports + SD/MMC socket
* USB-Kabel, externes Steckernetztteil, CD-Rom
* Reference designs
* Qartus II Web Edition + NIOS II Web Edition
* http://www.altera.com/products/devkits/altera/kit-cyc2-2C20N.html
* Listenpreis $150,-

==== Altera DE2 - Development and Education Board V2 ====
* Altera Cyclone II 2C35 FPGA mit 35000 LEs
* Altera Serial Configuration devices (EPCS16) für Cyclone II 2C35
* USB Blaster board zur Programmierung und User API
* 8 MB SDRAM, 4 MB Flash Memory, 512KB SRAM
* SD Card Sockel, RS-232, Ethernet, 10-bit VGA, 24-bit Audio CODEC
* TV Decoder (NTSC/PAL), IrDA, USB (Host + Slave)
* Viele Besipiel mit Source Code wie TV, SD Music Player)
* [http://www.fh-wedel.de/fileadmin/mitarbeiter/bos/files/VHDL/VhdlEinfuehrung.pdf Kleines aber nettes Tutorial zum Altera DE2 Dev. Board]
* Listenpreis US $495,-

==== Altera DE2-115 - Development and Education Board V3 ====
* Altera Cyclone IV FPGA mit 115000 LEs
* Altera Serial Configuration device EPCS64
* USB Blaster zur Programmierung und für User API
* User-Applikations und Steuerungssoftware
* 128 MB SDRAM, 8 MB Flash Memory, 2 MB SRAM
* SD Card Sockel, RS-232, 2x GBit-Ethernet,
* 8-bit VGA, 24-bit Audio CODEC
* TV Decoder (NTSC/PAL), IrDA, USB (Host + Slave)
* 18 Schalter, 4 Drucktasten, PS2-Maus/Tastatur-Anschluss
* 27 LEDs, 16x2-LCD-Display, 8 7-Segment-Anzeigen
* IR-Fernsteuerung
* HSMC-Stecker
* Viele Beispiele mit Source Code wie TV, SD Music Player, Audiorecorder
* Listenpreis US $595,- (academic = $299,-)

==== Cyclone III Embedded Development Kit ====
* Altera Cyclone III EP3C25 FPGA
* 640x480 LCD Display mit Touchscreen-Function
* MiniSD-Card Sockel
* Audio Interface ADC CODEC
* 10/100 Mbit Fast Ethernet Schnittstelle
* FPGA-Konfiguration über USB
* NIOS II EVAL Lizenz
* IP LIB Altera
* Listenpreis US $495,- über Altera Webseite
* Bei EBV €349,- inkl. MwSt.

==== DE0-Nano ====
* Cyclone IV EP4CE22F17C6N
* 32MB SDRAM
* 2Kb I2C-EEPROM
* 64Mb (8MB) SPI-Flash
* 3-Achsen-Beschleunigungssensor ADXL345 (Analog Devices)
* AD-Wandler ADC128S022 (National Semiconductor)
* Zwei 40-Pin-GPIO-Header mit 72 verfügbaren IO-Pins, ein 26-Pin-Header mit 16 digitalen GPIOs und 8 ADC-Inputs
* On-Board-USB-Blaster zum Programmieren/Debuggen
* Herstellerpreis (www.terasic.com.tw): $79,- (für Studenten: $59,-)
* erhältlich bei Digikey

=== devboards GmbH ===
==== DBM-SOC2 Cyclone V SoC Dimm Modul====
http://www.devboards.de/de/startseite/boards/produkte-details/article/dbm-soc2/
* Cyclone V SoC 20K oder 40KLE
* 1Gbyte DDR3 Memory
* 256Mbit Konfigurations Flash
* 4Gbyte eMMC oder SDKarte
* Gigabit Ethernet
* USB OTG
* RTC
* 152 IO Pins
* DIMM 200 Formfaktor
* Made in Germany
* [http://devboards.de/home/boards/product-details/article/dbm-soc2-base1 Basisboard verfügbar]

=== Andere ===
==== FPGA-DEV====
www.fpga-dev.de
* Altera Cyclone II EP2C35F484C6N
* DIMM - Sockel
* Flash
* Erweiterungssockel
* nicht mehr hergestellt

==== Sasco Holz PABLO ====
* Altera Cyclone II EP2C20F484C6N
* EPCS16SI16N serial configuration Flash
* 2x32 MByte mDDR-333 RAM (unabhängige Daten-/Adressbusse)
* externer SMA-Clock-Eingang
* 25 MHz Oszillator
* 3 Taster, kleiner Joystick, 4 LEDs
* AD7843 SPI touch controller
* RS-232
* 2x Santa Cruz connector
* 60-Pin TFT, 14-Pin GPIO Wannenstecker
* 10-Pin JTAG & 10-Pin Passiv Seriell Wannenstecker
* Netzteil, CD-ROM
* [http://web.archive.org/web/20080907191153/http://www.sascoholz.com/designsupport/solutions/pablo http://www.sascoholz.com/designsupport/solutions/pablo]
* kein Programmierkabel, kein Kaltgerätekabel
* Restmengen hin und wieder günstig beim großen E

== Boards für Lattice-FPGAs ==
=== LatticeXP2 Brevia Development Kit ===
* FPGA: LFXP2-5E-6TN144C (non-volatile Konfiguration!)
* 2 MBit SPI-Flash, 1 MBit SRAM
* JTAG-Interface, RS232 (Sub-D-Buchse)
* Pinleisten: 2x20 und 2x5
* 4 Taster (+1 Reset-Taster), 4 DIP-Schalter, 8 LEDs
* Inkl. parallelem ISP-Download-Kabel, seriellem Nullmodem-Kabel, 6V/1A-Schaltnetzteil
* Offizielle [http://www.latticesemi.com/products/developmenthardware/developmentkits/xp2breviadevelopmentkit.cfm Produktbeschreibung von Lattice]
* Lieferant: [http://de.mouser.com/ProductDetail/Lattice/LFXP2-5E-B2-EVN/?qs=sGAEpiMZZMtvzEnwIFtdJf1kwhjc34f7 Mouser Electronics] 40,43 Euro +MwSt. (Lieferung nach Deutschland ohne zusätzliche Kosten problemlos möglich)
* Software kostenlos bei [http://www.latticesemi.com/products/developmenthardware/developmentkits/xp2breviadevelopmentkit.cfm Lattice] (Quick-Start, User's Guide, EDA, Reference Designs, 8-/32-Bit Soft-Cores Mico8/Mico32 etc.)
=== Weitere ===
* www.hardware-design.de
* bietet verschiedene einfache Boards mit Lattice-Bausteinen an
* FPGA-Board mit XP2-17/XP2-8/XP2-5 -> 113,- bis 101,- Euro
* CPLD-Boards u.a. mit MachXO640 -> 89,- Euro

== Weblinks ==

* [http://papilio.cc/ Papilio FPGA]: Ein Arduino-kompatibles (aber nur 3.3V I/O) FPGA Board mit Spartan 3E, recht große Community, viele Beispiele
* [http://pin4.at/pro_misc.php#fdil Projekt "FDIL v2"]: sehr kleines 5V DIL-Ersatz Board mit Xilinx Spartan II FPGA, open-source, keine Levelshifter erforderlich! (Englisch)
* [http://www.trenz-electronic.de/de/produkte/fpga-boards/oho-elektronik.html GODIL]: etwas größeres DIL Board mit Xilinx Spartan 3E und 5V Levelshifter (bidirektional, "open-drain-like") von Trenz Elektronik beziehbar

[[Kategorie:FPGA-Boards]]
[[Kategorie:Listen]]

[[Kategorie:FPGA_und_Co]]